사업 개요 및 배경본 사업은 반도체 기술 자립과 글로벌 경쟁력 강화를 위해 시스템반도체, 공정장비, 첨단패키징, 센서, 인력양성 등 핵심 분야를 폭넓게 지원하는 정부 R&D 프로그램입니다. 반도체 공급망 경쟁이 심화되는 가운데 원천기술 확보와 산업 생태계 고도화가 시급하다는 정책적 필요성이 반영되었습니다. 올해는 TRL 단계별 기술성숙도 향상, 산업 연계형 생태계 구축, 인력양성 요구 등을 강화한 것이 특징이며, 기업·대학·연구기관 등 다양한 조직이 참여 가능합니다. 최종적으로 국내 반도체 산업의 자립 기반과 미래 성장동력 창출을 목표로 합니다.
과제 목표이 과제는 Si 기반의 3D-stacked cap-less 1T DRAM 기술을 개발하여 메모리 동작 전압을 낮추고 소비전력, 속도, 신뢰성 등 핵심 성능을 대폭 향상시키는 것을 목표로 합니다. 초기 TRL 3단계 수준의 개념 기술을 실험적 검증 수준인 TRL 5단계까지 끌어올리며, 소자 구조 설계, 저전력 공정 기술, 3D 적층 구조 구현, 신뢰성 모델링 및 분석, array·sense amplifier 설계 등 통합적 기술 개발을 포함합니다. 이를 통해 차세대 고성능 DRAM 기술의 원천 IP를 확보하고, 국내 메모리 분야의 기술 우위를 강화할 수 있는 기반을 마련합니다.
과제 내용본 과제는 차세대 DRAM 성능을 결정하는 핵심 요소인 소자·공정·구조·회로 기술을 동시에 확보하기 위한 종합 연구개발을 목표로 합니다. 저전력 구동과 고집적화를 동시에 달성하기 위해 cap-less 구조와 3D 적층 방식을 적용하며, 이를 위해 다영역 기술을 체계적으로 개발합니다.
주요 연구 내용은 다음과 같습니다.
1. 저전력 cap-less 1T DRAM 소자 개발
- 소자 구조 설계 및 시뮬레이션 수행
- 동작전압 저감 기술 및 누설전류 억제 기술 연구
- 공정 특성 기반 성능 개선 기술 확보
2. 3D-stacked DRAM 구현을 위한 공정·구조 개발
- 수직 적층 구조 설계와 제조 기술 연구
- 신뢰성 확보를 위한 적층 공정 안정화 기술 개발
- 균일도, 전기적 특성 확보를 위한 공정 조건 정립
3. 신뢰성 분석 및 모델링 기술 개발
- 열·전기적 스트레스 기반 신뢰성 평가
- 메모리 동작 특성의 장기 안정성 모델 구축
- 신뢰성 문제 발생 요인 분석 및 개선 기법 도출
4. array 및 sense amplifier 회로 설계
- 고속·저전력 동작을 위한 회로 구조 설계
- 비트라인 및 워드라인 특성 고려한 array 최적화
- 3D 구조에서의 신호 간섭·노이즈 분석 및 개선
5. TRL 단계 향상을 위한 통합 검증
- TRL 3→5 단계별 검증 계획 수립 및 수행
- 소자·공정·회로 기술 통합 테스트 베드 구축
- 메모리 성능 지표(속도·전력·신뢰성) 정량 목표 달성 검증
본 과제는 수요기업 참여가 필수이며 인건비 비중 및 석·박사 연구 인력 확보 의무 등 인력 조건이 존재합니다. 정부출연금과 민간투자금의 매칭 요구 또한 포함되어 있어, 연구 기반이 있는 대학·연구기관과 관련 기업이 협력해 추진하기 적합한 구조입니다.