제 1 항에 있어서,상기 로직 회로부는상기 SPAD 어레이의 상기 m x n 배열에 대응하는 m x n 배열의 로직 게이트들을 포함하고,상기 로직 게이트들 각각은제 1 입력단이 상기 m 개의 로우 라인들 중 어느 하나의 로우 라인에 연결되고, 제 2 입력단이 상기 n 개의 컬럼 라인들 중 어느 하나의 컬럼 라인에 연결되는,이미지 센싱 디바이스.

제 4 항에 있어서,상기 로직 회로부는상기 로직 게이트들 중 상기 제 1 입력단을 통해 상기 로우 바이오스 신호가 입력되고 상기 제 2 입력단을 통해 상기 컬럼 바이오스 신호가 입력된 로직 게이트에 대응하는 SPAD 픽셀을, 상기 광자가 검출된 SPAD 픽셀인 것으로 식별하는,이미지 센싱 디바이스.

제 4 항에 있어서,상기 로직 게이트들 각각은상기 제 1 입력단 및 상기 제 2 입력단을 구비한 NOR 게이트 회로인,이미지 센싱 디바이스.

m x n 배열의 SPAD(Single-Photon Avalanche Diode) 픽셀들을 포함하는 SPAD 어레이;동일 로우의 SPAD 픽셀들 단위로 연결된 m 개의 로우 라인들 및 동일 컬럼의 SPAD 픽셀들 단위로 연결된 n 개의 컬럼 라인들을 포함하는 신호 전송부;상기 신호 전송부의 로우 라인을 통해 전달된 로우 광자 신호에 대응하는 로우 바이어스 신호 및 상기 신호 전송부의 컬럼 라인을 통해 전달된 컬럼 광자 신호에 대응하는 컬럼 바이어스 신호를 출력하는 바이어스 회로부;상기 로우 바이오스 신호 및 상기 컬럼 바이오스 신호에 기초하여, 광자를 검출한 SPAD 픽셀을 식별하는 로직 회로부; 및상기 SPAD 어레이의 상기 m x n 배열에 대응하는 m x n 배열의 카운터들 중 상기 식별된 SPAD 픽셀에 대응하는 카운터에 대한 포톤 카운팅을 수행하는 카운터 어레이를 포함하는,이미지 센싱 디바이스.

제 1 항에 있어서,상기 신호 전송부는동일 로우 라인에 연결된 SPAD 픽셀들 중 광자를 검출한 SPAD 픽셀의 개수에 대응하는 전류 세기의 로우 광자 신호를 상기 바이어스 회로에 제공하고, 동일 컬럼 라인에 연결된 SPAD 픽셀들 중 광자를 검출한 SPAD 픽셀의 개수에 대응하는 전류 세기의 컬럼 광자 신호를 상기 바이어스 회로에 제공하는,이미지 센싱 디바이스.

제 1 항에 있어서,상기 바이어스 회로부는상기 m 개의 로우 라인들 각각의 일단에 구비된 전류 미러 회로 및 상기 n 개의 컬럼 라인들 각각의 일단에 구비된 전류 미러 회로를 포함하는,이미지 센싱 디바이스.

제 5 항에 있어서,상기 카운터 어레이는상기 제 1 입력단 및 상기 제 2 입력단 모두에서 상기 바이오스 신호들이 입력된 상기 로직 게이트에 대응하는 상기 카운터에서 상기 포톤 카운팅을 수행하는,이미지 센싱 디바이스.

제 1 항에 있어서,상기 로직 회로부는상기 SPAD 픽셀들에 1:1로 대응하도록 연결된 로직 게이트들을 포함하고,상기 카운터 어레이는상기 로직 게이트들에 1:1로 대응하도록 연결된 카운터들을 포함하는,이미지 센싱 디바이스.

제 1 항에 있어서,제 1 로우 인버터 그룹의 입력으로서 제 1 로우 바이오스 신호를 수신하고 상기 제 1 로우 인버터 그룹의 출력을 상기 로직 회로부에 구비된 제 1 로직 게이트의 제 1 입력단으로 제공하고, 제 1 컬럼 인버터 그룹의 입력으로서 제 1 컬럼 바이오스 신호를 수신하고 상기 제 1 컬럼 인버터 그룹의 출력을 상기 로직 회로부에 구비된 상기 제 1 로직 게이트의 제 2 입력단으로 제공하는, 지연 감소 회로부를 더 포함하는,이미지 센싱 디바이스.

제 9 항에 있어서,상기 제 1 로우 인버터 그룹은 제 1 인버터 및 제 2 인버터를 포함하고,상기 제 1 인버터 및 상기 제 2 인버터는 상기 제 1 로우 바이오스 신호를 수신하고 상기 제 1 로우 바이오스 신호의 반전된 신호들에 대한 AND 연산을 수행하여 상기 제 1 로직 게이트의 상기 제 1 입력단으로 출력하고,상기 제 1 인버터에 구비된 PMOS(p-channel metal-oxide-semiconductor) 트랜지스터의 스트렝스(strength)는 상기 제 1 인버터에 구비된 NMOS(n-channel metal-oxide-semiconductor) 트랜지스터보다 크고, 상기 제 2 인버터에 구비된 PMOS 트랜지스터의 스트렝스는 상기 제 2 인버터에 구비된 NMOS 트랜지스터와 동일한,이미지 센싱 디바이스.

제 9 항에 있어서,상기 제 1 컬럼 인버터 그룹은 제 3 인버터 및 제 4 인버터를 포함하고,상기 제 3 인버터 및 상기 제 4 인버터는 상기 제 1 컬럼 바이오스 신호를 수신하고 상기 제 1 컬럼 바이오스 신호의 반전된 신호들에 대한 AND 연산을 수행하여 상기 제 1 로직 게이트의 상기 제 2 입력단으로 출력하고,상기 제 3 인버터에 구비된 PMOS 트랜지스터의 스트렝스(strength)는 상기 제 3 인버터에 구비된 NMOS 트랜지스터보다 크고, 상기 제 4 인버터에 구비된 PMOS 트랜지스터의 스트렝스는 상기 제 4 인버터에 구비된 NMOS 트랜지스터와 동일한,이미지 센싱 디바이스.

제 1 항 내지 제 11 항 중 어느 한 항에 기재된 이미지 센싱 디바이스; 및상기 이미지 센싱 디바이스로부터 수신된 포톤 카운팅 데이터에 기초하여 디지털 이미지를 생성하는 프로세서를 포함하는,라이다 디바이스.