수평 방향으로 연장된 워드 라인과, 상기 워드 라인으로부터 이격된 위치에서 상기 워드 라인과 수직 방향으로 오버랩되어 있고, 상기 수평 방향으로 연장된 센싱 라인과, 상기 워드 라인 및 상기 센싱 라인을 상기 수직 방향으로 관통하고, 상기 수평 방향에서 상기 워드 라인에 대면하는 수직 채널 영역을 가지는 수직 반도체 구조물과, 상기 수직 채널 영역과 상기 워드 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 수직 반도체 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제1 도전형의 제1 고농도 도핑막, 제2 도전형의 제1 저농도 도핑막, 상기 제1 도전형의 제2 저농도 도핑막, 및 상기 제2 도전형의 제2 고농도 도핑막을 포함하고, 상기 수직 채널 영역은 상기 제1 저농도 도핑막 및 상기 제2 저농도 도핑막 중에서 선택된 어느 하나로 이루어지고, 상기 센싱 라인은 상기 수직 반도체 구조물의 상기 제1 고농도 도핑막에 접하는 반도체 메모리 소자.

제1항에 있어서, 상기 수직 반도체 구조물을 상기 수직 방향으로 관통하고, 상기 워드 라인 및 센싱 라인 각각으로부터 상기 수평 방향으로 이격된 절연 필라를 더 포함하고, 상기 제1 고농도 도핑막, 상기 제1 저농도 도핑막, 상기 제2 저농도 도핑막, 및 상기 제2 고농도 도핑막은 각각 상기 절연 필라를 수용하는 중공(hollow)을 가지는 반도체 메모리 소자.

제1항에 있어서, 상기 워드 라인 및 상기 센싱 라인 각각으로부터 상기 수평 방향으로 이격되어 있고, 상기 제2 고농도 도핑막에 연결되도록 구성된 비트 라인을 더 포함하는 반도체 메모리 소자.

제3항에 있어서, 상기 비트 라인은 상기 수직 방향으로 길게 연장되고, 상기 워드 라인 및 상기 센싱 라인을 사이에 두고 상기 수평 방향에서 상기 수직 반도체 구조물과 대면하는 반도체 메모리 소자.

제1항에 있어서, 상기 수직 반도체 구조물에서, 상기 제1 고농도 도핑막은 n+ 도핑 영역으로 이루어지고, 상기 제1 저농도 도핑막은 p 도핑 영역으로 이루어지고, 상기 제2 저농도 도핑막은 n 도핑 영역으로 이루어지고, 상기 제2 고농도 도핑막은 p+ 도핑 영역으로 이루어지고, 상기 수직 채널 영역은 상기 n 도핑 영역으로 이루어지고, 상기 워드 라인은 상기 게이트 유전막을 사이에 두고 상기 n 도핑 영역과 상기 수평 방향에서 대면하는 반도체 메모리 소자.

제1항에 있어서, 상기 수직 반도체 구조물에서, 상기 제1 고농도 도핑막은 n+ 도핑 영역으로 이루어지고, 상기 제1 저농도 도핑막은 p 도핑 영역으로 이루어지고, 상기 제2 저농도 도핑막은 n 도핑 영역으로 이루어지고, 상기 제2 고농도 도핑막은 p+ 도핑 영역으로 이루어지고, 상기 수직 채널 영역은 상기 p 도핑 영역으로 이루어지고, 상기 워드 라인은 상기 게이트 유전막을 사이에 두고 상기 p 도핑 영역과 상기 수평 방향에서 대면하는 반도체 메모리 소자.

제1항에 있어서, 상기 제2 고농도 도핑막에 접하며 상기 제2 고농도 도핑막을 포위하는 도전성 연결 구조물과, 상기 도전성 연결 구조물을 통해 상기 제2 고농도 도핑막에 연결된 비트 라인을 더 포함하고, 상기 비트 라인은 상기 워드 라인 및 상기 센싱 라인 각각으로부터 상기 수평 방향으로 이격된 위치에서 상기 수직 방향으로 길게 연장된 반도체 메모리 소자.

제1항에 있어서, 상기 제2 고농도 도핑막에 접하며 상기 제2 고농도 도핑막을 포위하는 도전성 연결 구조물과, 상기 도전성 연결 구조물을 통해 상기 제2 고농도 도핑막에 연결된 비트 라인을 더 포함하고, 상기 비트 라인은 상기 워드 라인 및 상기 센싱 라인 각각을 상기 수직 방향으로 관통하고, 상기 워드 라인 및 상기 센싱 라인 각각으로부터 이격되어 있는 반도체 메모리 소자.

수직 방향을 따라 일렬로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 스트링을 포함하고, 상기 복수의 메모리 셀 각각은 수평 방향으로 연장된 워드 라인과, 상기 워드 라인으로부터 이격된 위치에서 상기 워드 라인과 수직 방향으로 오버랩되어 있고, 상기 수평 방향으로 연장된 센싱 라인과, 상기 워드 라인 및 상기 센싱 라인을 상기 수직 방향으로 관통하고, 상기 수평 방향에서 상기 워드 라인에 대면하는 수직 채널 영역을 가지는 수직 반도체 구조물과, 상기 수직 채널 영역과 상기 워드 라인과의 사이에 개재된 게이트 유전막을 포함하고, 상기 복수의 메모리 셀 각각에서 상기 수직 반도체 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제1 도전형의 제1 고농도 도핑막, 제2 도전형의 제1 저농도 도핑막, 상기 제1 도전형의 제2 저농도 도핑막, 및 상기 제2 도전형의 제2 고농도 도핑막을 포함하고, 상기 복수의 메모리 셀 각각에서 상기 수직 채널 영역은 상기 제1 저농도 도핑막 및 상기 제2 저농도 도핑막 중에서 선택된 어느 하나로 이루어지고, 상기 복수의 메모리 셀 각각에서 상기 센싱 라인은 상기 수직 반도체 구조물의 상기 제1 고농도 도핑막에 접하는 반도체 메모리 소자.

제9항에 있어서, 상기 워드 라인 및 상기 센싱 라인으로부터 상기 수평 방향으로 이격된 위치에서 상기 수직 방향으로 길게 연장되어 있고, 상기 워드 라인 및 상기 센싱 라인을 사이에 두고 상기 수평 방향에서 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물과 대면하는 비트 라인을 더 포함하고, 상기 복수의 메모리 셀은 상기 비트 라인을 공유하는 반도체 메모리 소자.

제9항에 있어서, 상기 복수의 메모리 셀 각각은 1 개의 트랜지스터를 포함하고, 커패시터는 포함하지 않는 반도체 메모리 소자.

제9항에 있어서, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물을 상기 수직 방향으로 관통하는 절연 필라를 더 포함하고, 상기 복수의 메모리 셀 각각에서 상기 제1 고농도 도핑막, 상기 제1 저농도 도핑막, 상기 제2 저농도 도핑막, 및 상기 제2 고농도 도핑막은 각각 상기 절연 필라를 수용하는 중공(hollow)을 가지는 반도체 메모리 소자.

제9항에 있어서, 상기 복수의 메모리 셀 각각의 사이에 하나씩 개재된 복수의 셀간 절연 구조물을 더 포함하고, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물은 상기 수직 방향으로 연장되는 일 직선을 따라 배치되고, 상기 복수의 메모리 셀 중에서 선택된 제1 메모리 셀의 상기 수직 반도체 구조물과, 상기 복수의 메모리 셀 중에서 선택되고 상기 제1 메모리 셀에 이웃하는 제2 메모리 셀의 상기 수직 반도체 구조물은 복수의 셀간 절연 구조물 중에서 선택된 하나의 셀간 절연 구조물을 사이에 두고 상기 수직 방향으로 이격된 반도체 메모리 소자.

제9항에 있어서, 상기 수평 방향은 상호 직교하는 제1 수평 방향 및 제2 수평 방향을 포함하고, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물로부터 상기 제1 수평 방향으로 이격된 위치에서 상기 워드 라인에 연결되는 워드 라인 콘택과, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물로부터 상기 제1 수평 방향으로 이격되어 있고, 상기 제1 수평 방향에서 상기 수직 반도체 구조물을 사이에 두고 상기 워드 라인 콘택으로부터 이격된 센싱 라인 콘택과, 상기 워드 라인 및 상기 센싱 라인으로부터 상기 제2 수평 방향으로 이격된 위치에서 상기 수직 방향으로 길게 연장되어 있는 비트 라인을 더 포함하는 반도체 메모리 소자.

제9항에 있어서, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물에서, 상기 제1 고농도 도핑막은 n+ 도핑 영역으로 이루어지고, 상기 제1 저농도 도핑막은 p 도핑 영역으로 이루어지고, 상기 제2 저농도 도핑막은 n 도핑 영역으로 이루어지고, 상기 제2 고농도 도핑막은 p+ 도핑 영역으로 이루어지고, 상기 수직 채널 영역은 상기 n 도핑 영역으로 이루어지고, 상기 워드 라인은 상기 게이트 유전막을 사이에 두고 상기 n 도핑 영역과 상기 수평 방향에서 대면하는 반도체 메모리 소자.

제9항에 있어서, 상기 복수의 메모리 셀 각각의 상기 수직 반도체 구조물에서, 상기 제1 고농도 도핑막은 n+ 도핑 영역으로 이루어지고, 상기 제1 저농도 도핑막은 p 도핑 영역으로 이루어지고, 상기 제2 저농도 도핑막은 n 도핑 영역으로 이루어지고, 상기 제2 고농도 도핑막은 p+ 도핑 영역으로 이루어지고, 상기 수직 채널 영역은 상기 p 도핑 영역으로 이루어지고, 상기 워드 라인은 상기 게이트 유전막을 사이에 두고 상기 p 도핑 영역과 상기 수평 방향에서 대면하는 반도체 메모리 소자.

기판 상에서 상호 직교하는 제1 수평 방향 및 제2 수평 방향과 상기 제1 수평 방향 및 상기 제2 수평 방향 각각에 수직인 수직 방향을 따라 3 차원으로 반복 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이부를 포함하고, 상기 메모리 셀 어레이부는 상기 수직 방향을 따라 하나씩 교대로 배치되고 상기 수직 방향으로 서로 이격된 복수의 센싱 라인 및 복수의 워드 라인과, 상기 복수의 센싱 라인 및 상기 복수의 워드 라인 각각의 사이에 하나씩 개재된 복수의 절연막과, 상기 복수의 센싱 라인, 상기 복수의 워드 라인, 및 상기 복수의 절연막을 상기 수직 방향으로 관통하고, 각각 수직 채널 영역을 가지며 상기 수직 방향으로 서로 오버랩되어 있는 복수의 수직 반도체 구조물을 포함하는 스택 구조물과, 상기 복수의 수직 반도체 구조물을 상기 수직 방향으로 관통하는 절연 필라와, 상기 복수의 수직 반도체 구조물 각각의 상기 수직 채널 영역과 상기 복수의 워드 라인과의 사이에 개재된 복수의 게이트 유전막과, 상기 복수의 절연막을 상기 수직 방향으로 관통하는 복수의 비트 라인을 포함하고, 상기 복수의 메모리 셀 중 상기 수직 방향을 따라 일렬로 배치된 메모리 셀들은 상기 복수의 비트 라인 중에서 선택되는 하나의 비트 라인을 공유하고, 상기 복수의 수직 반도체 구조물은 각각 상기 수직 방향을 따라 순차적으로 적층된 제1 도전형의 제1 고농도 도핑막, 제2 도전형의 제1 저농도 도핑막, 상기 제1 도전형의 제2 저농도 도핑막, 및 상기 제2 도전형의 제2 고농도 도핑막을 포함하고, 상기 복수의 수직 반도체 구조물 각각의 상기 수직 채널 영역은 상기 제1 저농도 도핑막 및 상기 제2 저농도 도핑막 중에서 선택된 어느 하나인 반도체 메모리 소자.

제17항에 있어서, 상기 복수의 수직 반도체 구조물 각각의 상기 제1 고농도 도핑막은 상기 복수의 센싱 라인 중에서 선택된 하나의 센싱 라인에 접하고, 상기 복수의 수직 반도체 구조물 각각의 상기 제2 고농도 도핑막은 상기 복수의 비트 라인 중에서 선택된 하나의 비트 라인에 접하는 반도체 메모리 소자.

제17항에 있어서, 상기 기판 상에 배치되고 상기 메모리 셀 어레이부를 사이에 두고 상기 제1 수평 방향으로 이격된 제1 연결부 및 제2 연결부와, 상기 제1 연결부에서 상기 복수의 워드 라인 각각에 하나씩 연결되고 상기 수직 방향으로 길게 연장된 복수의 워드 라인 콘택과, 상기 제2 연결부에서 상기 복수의 센싱 라인 각각에 하나씩 연결되고 상기 수직 방향으로 길게 연장된 복수의 센싱 라인 콘택을 더 포함하는 반도체 메모리 소자.

제17항에 있어서, 상기 복수의 메모리 셀 각각은 1 개의 트랜지스터를 포함하고, 커패시터는 포함하지 않는 반도체 메모리 소자.