제1 반도체 기판 상에 배치되는 복수의 제1 메모리 셀들을 포함하는 제1 셀 영역 및 상기 제1 셀 영역의 상부에 배치되는 제1 메탈 패드를 포함하고, 상기 제1 셀 영역은 상기 제1 반도체 기판 상에 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하고 상기 제1 반도체 기판에 연결되는 채널 구조물들을 포함하는 제1 반도체 구조물;제2 반도체 기판 상에 배치되고 상기 복수의 제1 메모리 셀들을 제어하는 주변 회로들을 포함하는 주변 회로 영역, 상기 주변 회로 영역에 인접하여 배치되는 복수의 제2 메모리 셀들을 포함하는 제2 셀 영역, 및 상기 제1 메탈 패드와 접합하는 제2 메탈 패드를 포함하는 제2 반도체 구조물; 및제3 반도체 기판 상에 형성되며 상기 제3 반도체 기판을 관통하는 연결 비아를 통해 제3 메탈 패드와 연결되는 메모리 컨트롤러, 및 상기 제2 반도체 기판을 관통하여 상기 메모리 컨트롤러를 상기 제2 반도체 구조물과 연결하는 연결 구조물을 포함하고, 상기 메모리 컨트롤러는 상기 제3 메탈 패드를 통해 호스트로부터 인가되는 신호에 기초하여 상기 제1 셀 영역 및 상기 제2 셀 영역을 제어하는 제3 반도체 구조물; 을 포함하는 스토리지 장치.