제8항에 있어서,상기 3진 메모리 셀은,상기 제1 노드 및 상기 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터를 포함하는,메모리 장치.

제8항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N-타입(type) MOSFET(Metal Oxide Silicon Field Effect Transistor)인 것을 특징으로 하는,메모리 장치.

로직 인 메모리(logic in memory)를 위한 메모리 장치의 메모리 셀에 있어서,3진 정보를 저장하는 3진 메모리 셀; 및상기 3진 메모리 셀의 저장 값 및 로우 워드 라인(RWL: Row Word Line)을 통해 입력된 입력 값에 기반하여, 곱셈 연산을 수행하는 연산 셀을 포함하고,상기 연산 셀은,상기 3진 메모리 셀의 저장 값에 대응하는 제1 노드로부터 피연산 데이터를 입력받는 제1 트랜지스터 및 상기 3진 메모리 셀의 반전 저장 값에 대응하는 제2 노드로부터 반전 피연산 데이터를 입력받는 제2 트랜지스터를 포함하는 메모리 셀.

제1항에 있어서,상기 제1 트랜지스터는 상기 제1 노드, 상기 로우 워드 라인 및 제1 리드 비트 라인(RBL: Read Bit Line)과 연결되고,상기 제2 트랜지스터는 상기 제2 노드, 상기 로우 워드 라인 및 제2 리드 비트 라인과 연결되는,메모리 셀.

제1항에 있어서,상기 3진 메모리 셀은,제1 비트 라인(Bit Line)을 통해 상기 피연산 데이터를 수신하고,제2 비트 라인을 통해 상기 반전 피연산 데이터를 수신하고,워드 라인(Word Line)을 통한 개시 신호에 기반하여, 상기 피연산 데이터와 상기 반전 피연산 데이터를 상기 연산 셀로 출력하는,메모리 셀.

제1항에 있어서,상기 연산 셀은,상기 피연산 데이터, 상기 반전 피연산 데이터 및 상기 로우 워드 라인을 통해 입력된 입력 값에 기반하여, 제1 리드 비트 라인 및 제2 리드 비트 라인에 전달되는 제1 출력 신호 및 제2 출력 신호를 상기 곱셈 연산 결과로서 생성하는,메모리 셀.

제4항에 있어서,상기 연산 셀은,상기 피연산 데이터를 기반으로 상기 로우 워드 라인을 통해 입력된 입력 값에 대한 출력을 제어하여, 상기 제1 출력 신호를 생성하는 제1 트랜지스터; 및상기 반전 피연산 데이터를 기반으로 상기 로우 워드 라인을 통해 입력된 입력 값에 대한 출력을 제어하여, 상기 제2 출력 신호를 생성하는 제2 트랜지스터를 포함하는,메모리 셀.

제1항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N-타입(type) MOSFET(Metal Oxide Silicon Field Effect Transistor)인 것을 특징으로 하는,메모리 셀.

제1항에 있어서,상기 3진 메모리 셀은,상기 제1 노드 및 상기 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터를 포함하는,메모리 셀.

로직 인 메모리(logic in memory)를 위한 메모리 장치에 있어서,3진 메모리 셀과 연산 셀로 구성되는 복수의 메모리 셀이 배열되는 메모리 셀 어레이;상기 메모리 셀 어레이와 적어도 하나의 워드 라인으로 연결되어, 복수의 메모리 셀들 중 적어도 하나의 메모리셀을 선택하도록 구성되는 디코더;상기 메모리 셀 어레이와 복수의 비트 라인들로 연결되어 데이터 래치하는 독출 및 기입 회로를 포함하고,상기 메모리 셀은 상기 3진 메모리 셀의 저장 값 및 로우 워드 라인(RWL: Row Word Line)을 통해 입력된 입력 값에 기반하여, 곱셈 연산을 수행하는 연산 셀을 포함하고,상기 연산 셀은 상기 3진 메모리 셀의 저장 값에 대응하는 제1 노드로부터 피연산 데이터를 입력받는 제1 트랜지스터 및 상기 3진 메모리 셀의 반전 저장 값에 대응하는 제2 노드로부터 반전 피연산 데이터를 입력받는 제2 트랜지스터를 포함하는 메모리 장치.

제8항에 있어서,상기 제1 트랜지스터는 상기 제1 노드, 상기 로우 워드 라인 및 제1 리드 비트 라인(RBL: Read Bit Line)과 연결되고,상기 제2 트랜지스터는 상기 제2 노드, 상기 로우 워드 라인 및 제2 리드 비트 라인과 연결되는,메모리 장치.

제8항에 있어서,상기 3진 메모리 셀은,제1 비트 라인(Bit Line)을 통해 상기 피연산 데이터를 수신하고,제2 비트 라인을 통해 상기 반전 피연산 데이터를 수신하고,워드 라인(Word Line)을 통한 개시 신호에 기반하여, 상기 피연산 데이터와 상기 반전 피연산 데이터를 상기 연산 셀로 출력하는,메모리 장치.

제8항에 있어서,상기 연산 셀은,상기 피연산 데이터, 상기 반전 피연산 데이터 및 상기 로우 워드 라인을 통해 입력된 입력 값에 기반하여, 제1 리드 비트 라인 및 제2 리드 비트 라인에 전달되는 제1 출력 신호 및 제2 출력 신호를 상기 곱셈 연산 결과로서 생성하는,메모리 장치.

제11항에 있어서,상기 연산 셀은,상기 피연산 데이터를 기반으로 상기 로우 워드 라인을 통해 입력된 입력 값에 대한 출력을 제어하여, 상기 제1 출력 신호를 생성하는 제1 트랜지스터; 및상기 반전 피연산 데이터를 기반으로 상기 로우 워드 라인을 통해 입력된 입력 값에 대한 출력을 제어하여, 상기 제2 출력 신호를 생성하는 제2 트랜지스터를 포함하는,메모리 장치.