3진 데이터인 제1 값에 대응하는 제1 노드 및 상기 제1 값의 반전된 값에 대응하는 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터;상기 제1 노드와 제1 비트 라인 사이에 연결되어 워드 라인에 연결되는 게이트를 갖는 제1 액세스 트랜지스터;상기 제2 노드와 제2 비트 라인 사이에 연결되어 워드 라인에 연결되는 게이트를 갖는 제2 액세스 트랜지스터;상기 제1 노드에 게이트가 연결되며 일측이 상기 제1비트 라인 및 상기 제2 비트 라인과 별개인 제1 탐색 라인에 연결되는 제1 트랜지스터;상기 제2 노드에 게이트가 연결되며 일측이 상기 제1비트 라인 및 상기 제2 비트 라인과 별개인 제2 탐색 라인에 연결되는 제2 트랜지스터; 및상기 제1 트랜지스터 및 상기 제2 트랜지스터를 연결하는 제3 노드에 게이트가 연결되는 제3 트랜지스터를 포함하는, 3진 메모리 셀.

정합 라인에 연결되는 복수의 3진 메모리 셀들을 포함하며,상기 3진 메모리 셀은, 3진 데이터인 제1 값에 대응하는 제1 노드 및 상기 제1 값의 반전된 값에 대응하는 제2 노드에서 교차 연결되고, 턴-오프시 정전류를 통과시키도록 구성된 풀업 소자 및 풀다운 소자를 포함하는, 제1 인버터 및 제2 인버터;상기 제1 노드와 제1 비트 라인 사이에 연결되어 워드 라인에 연결되는 게이트를 갖는 제1 액세스 트랜지스터;상기 제2 노드와 제2 비트 라인 사이에 연결되어 워드 라인에 연결되는 게이트를 갖는 제2 액세스 트랜지스터;상기 제1 노드에 게이트가 연결되며 일측이 상기 제1비트 라인 및 상기 제2 비트 라인과 별개인 제1 탐색 라인에 연결되는 제1 트랜지스터;상기 제2 노드에 게이트가 연결되며 일측이 상기 제1비트 라인 및 상기 제2 비트 라인과 별개인 제2 탐색 라인에 연결되는 제2 트랜지스터; 및상기 제1 트랜지스터 및 상기 제2 트랜지스터를 연결하는 제3 노드에 게이트가 연결되며 상기 정합 라인 상에 구비되는 제3 트랜지스터를 포함하는, 메모리 장치.

제2항에 있어서,상기 정합 라인은, 메모리 주소 검색 동작 전에 동작 전압으로 프리차지되는, 메모리 장치.

제2항에 있어서,상기 정합 라인은, 서로 병렬로 복수개가 구비되고,상기 3진 메모리 셀은, 하나의 정합 라인 상에 서로 직렬로 복수개가 연결되는, 메모리 장치.

제4항에 있어서,상기 정합 라인은, 각각의 3진 메모리 셀에 인가되는 상기 제1 값, 상기 제1 탐색 라인의 값, 및 상기 제2 탐색 라인의 값을 기초로 동작 전압 또는 접지 전압을 출력하는, 메모리 장치.

제5항에 있어서,상기 제3 트랜지스터는, 상기 제1 값이 0이고, 상기 제1 탐색 라인의 값이 1이고, 상기 제2 탐색 라인의 값이 0인 경우, 턴-오프되는, 메모리 장치.

제5항에 있어서,상기 제3 트랜지스터는, 상기 제1 값이 0이고, 상기 제1 탐색 라인의 값이 0이고, 상기 제2 탐색 라인의 값이 1인 경우, 턴-온되는, 메모리 장치.

제5항에 있어서,상기 제3 트랜지스터는, 상기 제1 값이 0.5인 경우, 턴-온되는, 메모리 장치.

제5항에 있어서,상기 정합 라인은, 서로 직렬 연결된 복수의 제3 트랜지스터가 모두 턴-온되는 경우, 접지 전압을 출력하는, 메모리 장치.

제5항에 있어서,상기 정합 라인은, 서로 직렬 연결된 복수의 제3 트랜지스터 중 적어도 하나의 제3 트랜지스터가 턴-오프되는 경우, 동작 전압을 출력하는, 메모리 장치.