복수의 3진 메모리 셀을 포함하는 TCAM으로서, 상기 3진 메모리 셀은,제1 노드 및 제2 노드에서 교차 연결되는 제1 인버터 및 제2 인버터;상기 제1 노드 및 제3 노드 사이에 연결되고 반전된 서치 라인(SLB)이 게이트에 연결된 제1 억세스 트랜지스터;상기 제2 노드 및 상기 제3 노드 사이에 연결되고 서치 라인(SL)이 게이트에 연결된 제2 억세스 트랜지스터;상기 제2 노드 및 비트 라인(BL) 사이에 연결되고 워드 라인(WL)이 게이트에 연결된 제3 억세스 트랜지스터; 제4 노드와 접지 사이에 연결되고 상기 제3 노드가 게이트에 연결된 제4 억세스 트랜지스터; 및매치 라인(ML)과 상기 제4 노드 사이에 연결되고, 서치 클락(SCLK)이 게이트에 연결된 제5 억세스 트랜지스터;를 포함하며,상기 TCAM은상기 각 3진 메모리 셀의 워드 라인, 서치 라인, 반전된 서치 라인 및 매칭 라인에 연결되어, 기입 및 판독 모드 시 선택된 3진 메모리 셀에 대응하는 워드 라인(WL)을 선택적으로 인가시키고, 서치 모드 시 서치 라인(SL) 및 반전된 서치 라인(SLB)을 선택적으로 인가시키고 매칭 라인(ML)의 결과 값을 획득하는 워드라인_서치 스트링 드라이버;를 더 포함하는 것을 특징으로 하는 TCAM.

제1 항에 있어서,상기 3진 메모리 셀은, 상기 제1 인버터 및 상기 제2 인버터의 풀업 소자들 및 풀다운 소자들이 모두 턴-오프된 제1 상태, 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-온되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-오프된 제2 상태, 및 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-오프되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-온된 제3 상태에 대응하는 3진 값을 저장하도록 구성되는 것을 특징으로 하는 TCAM.

제1 항에 있어서,상기 각 3진 메모리 셀에는 3가지 상태를 갖는 3진 정보가 저장되며, 상기 제1 억세스 트랜지스터 및 상기 제2 억세스 트랜지스터 각각에 상기 반전된 서치 라인 신호(SLB) 및 상기 서치 라인 신호(SL)가 선택적으로 인가되어 서치 모드로 활용하여 대응하는 정보 및 서치 라인과 반전된 서치 라인에 대응하는 라인의 정보를 기반으로 메모리 주소 검색 기능을 제공할 수 있는 것을 특징으로 하는 TCAM.

제1 항에 있어서,상기 3진 메모리 셀의 상기 제1 인버터 및 상기 제2 인버터는,상기 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 제1 정전류를 통과시키도록 구성된 풀업 소자 및 턴-오프시 제2 정전류를 통과시키도록 구성된 풀다운 소자를 포함하는 것을 특징으로 하는 TCAM.

복수의 3진 메모리 셀을 포함하는 TCAM으로서, 상기 3진 메모리 셀은,제1 노드 및 제2 노드에서 교차 연결되는 제1 인버터 및 제2 인버터;상기 제1 노드 및 제3 노드 사이에 연결되고 반전된 서치 라인(SLB)이 게이트에 연결된 제1 억세스 트랜지스터;상기 제2 노드 및 상기 제3 노드 사이에 연결되고 서치 라인(SL)이 게이트에 연결된 제2 억세스 트랜지스터;상기 제1 노드 및 비트 라인(BL) 사이에 연결되고 워드 라인(WL)이 게이트에 연결된 제3 억세스 트랜지스터; 제4 노드와 접지 사이에 연결되고 상기 제3 노드가 게이트에 연결된 제4 억세스 트랜지스터; 및매치 라인(ML)과 상기 제4 노드 사이에 연결되고, 서치 클락(SCLK)이 게이트에 연결된 제5 억세스 트랜지스터;를 포함하며,상기 TCAM은상기 각 3진 메모리 셀의 워드 라인, 서치 라인, 반전된 서치 라인 및 매칭 라인에 연결되어, 기입 및 판독 모드 시 선택된 3진 메모리 셀에 대응하는 워드 라인(WL)을 선택적으로 인가시키고, 서치 모드 시 서치 라인(SL) 및 반전된 서치 라인(SLB)을 선택적으로 인가시키고 매칭 라인(ML)의 결과 값을 획득하는 워드라인_서치 스트링 드라이버;를 더 포함하는 것을 특징으로 하는 TCAM.

제5 항에 있어서,상기 3진 메모리 셀은, 상기 제1 인버터 및 상기 제2 인버터의 풀업 소자들 및 풀다운 소자들이 모두 턴-오프된 제1 상태, 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-온되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-오프된 제2 상태, 및 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-오프되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-온된 제3 상태에 대응하는 3진 값을 저장하도록 구성되는 것을 특징으로 하는 TCAM.

제5 항에 있어서,상기 각 3진 메모리 셀에는 3가지 상태를 갖는 3진 정보가 저장되며, 상기 제1 억세스 트랜지스터 및 상기 제2 억세스 트랜지스터 각각에 상기 반전된 서치 라인 신호(SLB) 및 상기 서치 라인 신호(SL)가 선택적으로 인가되어 서치 모드로 활용하여 대응하는 정보 및 서치 라인과 반전된 서치 라인에 대응하는 라인의 정보를 기반으로 메모리 주소 검색 기능을 제공할 수 있는 것을 특징으로 하는 TCAM.

제5 항에 있어서,상기 3진 메모리 셀의 상기 제1 인버터 및 상기 제2 인버터는,상기 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 제1 정전류를 통과시키도록 구성된 풀업 소자 및 턴-오프시 제2 정전류를 통과시키도록 구성된 풀다운 소자를 포함하는 것을 특징으로 하는 TCAM.

복수의 3진 메모리 셀을 포함하는 TCAM으로서, 상기 3진 메모리 셀은,제1 노드 및 제2 노드에서 교차 연결되는 제1 인버터 및 제2 인버터;상기 제1 노드 및 제3 노드 사이에 연결되고 반전된 서치 라인(SLB)이 게이트에 연결된 제1 억세스 트랜지스터;상기 제2 노드 및 상기 제3 노드 사이에 연결되고 서치 라인(SL)이 게이트에 연결된 제2 억세스 트랜지스터;상기 제2 노드 및 비트 라인(BL) 사이에 연결되고 워드 라인(WL)이 게이트에 연결된 제3 억세스 트랜지스터; 및매치 라인(ML)과 접지 사이에 연결되고, 상기 제3 노드가 게이트에 연결된 제4 억세스 트랜지스터;를 포함하며,상기 TCAM은상기 각 3진 메모리 셀의 워드 라인, 서치 라인, 반전된 서치 라인 및 매칭 라인에 연결되어, 기입 및 판독 모드 시 선택된 3진 메모리 셀에 대응하는 워드 라인(WL)을 선택적으로 인가시키고, 서치 모드 시 서치 라인(SL) 및 반전된 서치 라인(SLB)을 선택적으로 인가시키고 매칭 라인(ML)의 결과 값을 획득하는 워드라인_서치 스트링 드라이버;를 더 포함하는 것을 특징으로 하는 TCAM.

제9 항에 있어서,상기 3진 메모리 셀은, 상기 제1 인버터 및 상기 제2 인버터의 풀업 소자들 및 풀다운 소자들이 모두 턴-오프된 제1 상태, 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-온되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-오프된 제2 상태, 및 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-오프되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-온된 제3 상태에 대응하는 3진 값을 저장하도록 구성되는 것을 특징으로 하는 TCAM.

제9 항에 있어서,상기 각 3진 메모리 셀에는 3가지 상태를 갖는 3진 정보가 저장되며, 상기 제1 억세스 트랜지스터 및 상기 제2 억세스 트랜지스터 각각에 상기 반전된 서치 라인 신호(SLB) 및 상기 서치 라인 신호(SL)가 선택적으로 인가되어 서치 모드로 활용하여 대응하는 정보 및 서치 라인과 반전된 서치 라인에 대응하는 라인의 정보를 기반으로 메모리 주소 검색 기능을 제공할 수 있는 것을 특징으로 하는 TCAM.

제9 항에 있어서,상기 3진 메모리 셀의 상기 제1 인버터 및 상기 제2 인버터는,상기 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 제1 정전류를 통과시키도록 구성된 풀업 소자 및 턴-오프시 제2 정전류를 통과시키도록 구성된 풀다운 소자를 포함하는 것을 특징으로 하는 TCAM.

복수의 3진 메모리 셀을 포함하는 TCAM으로서, 상기 3진 메모리 셀은,제1 노드 및 제2 노드에서 교차 연결되는 제1 인버터 및 제2 인버터;상기 제1 노드 및 제3 노드 사이에 연결되고 반전된 서치 라인(SLB)이 게이트에 연결된 제1 억세스 트랜지스터;상기 제2 노드 및 상기 제3 노드 사이에 연결되고 서치 라인(SL)이 게이트에 연결된 제2 억세스 트랜지스터;상기 제1 노드 및 비트 라인(BL) 사이에 연결되고 워드 라인(WL)이 게이트에 연결된 제3 억세스 트랜지스터; 및매치 라인(ML)과 접지 사이에 연결되고, 상기 제3 노드가 게이트에 연결된 제4 억세스 트랜지스터;를 포함하며,상기 TCAM은상기 각 3진 메모리 셀의 워드 라인, 서치 라인, 반전된 서치 라인 및 매칭 라인에 연결되어, 기입 및 판독 모드 시 선택된 3진 메모리 셀에 대응하는 워드 라인(WL)을 선택적으로 인가시키고, 서치 모드 시 서치 라인(SL) 및 반전된 서치 라인(SLB)을 선택적으로 인가시키고 매칭 라인(ML)의 결과 값을 획득하는 워드라인_서치 스트링 드라이버;를 더 포함하는 것을 특징으로 하는 TCAM.

제13 항에 있어서,상기 3진 메모리 셀은, 상기 제1 인버터 및 상기 제2 인버터의 풀업 소자들 및 풀다운 소자들이 모두 턴-오프된 제1 상태, 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-온되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-오프된 제2 상태, 및 상기 제1 인버터의 풀업 소자 및 상기 제2 인버터의 풀다운 소자가 턴-오프되고, 상기 제1 인버터의 풀다운 소자 및 상기 제2 인버터의 풀업 소자가 턴-온된 제3 상태에 대응하는 3진 값을 저장하도록 구성되는 것을 특징으로 하는 TCAM.

제13 항에 있어서,상기 각 3진 메모리 셀에는 3가지 상태를 갖는 3진 정보가 저장되며, 상기 제1 억세스 트랜지스터 및 상기 제2 억세스 트랜지스터 각각에 상기 반전된 서치 라인 신호(SLB) 및 상기 서치 라인 신호(SL)가 선택적으로 인가되어 서치 모드로 활용하여 대응하는 정보 및 서치 라인과 반전된 서치 라인에 대응하는 라인의 정보를 기반으로 메모리 주소 검색 기능을 제공할 수 있는 것을 특징으로 하는 TCAM.

제13 항에 있어서,상기 3진 메모리 셀의 상기 제1 인버터 및 상기 제2 인버터는,상기 제1 노드 및 제2 노드에서 교차 연결되고, 턴-오프시 제1 정전류를 통과시키도록 구성된 풀업 소자 및 턴-오프시 제2 정전류를 통과시키도록 구성된 풀다운 소자를 포함하는 것을 특징으로 하는 TCAM.