드레인(drain) 단자와 소스(source) 단자 사이에 다이오드 구조체가 채널 영역으로 위치하고, 상기 다이오드 구조체 상에 게이트(gate) 단자가 위치하며, 상기 드레인 단자와 상기 게이트 단자 각각으로 인가되는 서로 다른 전압에 기반하여 상기 채널 영역에서 양성 피드백 루프로 인한 래치업(latch-up) 또는 래치다운(latch-down) 현상이 발생됨에 따라 동작 상태가 결정되고, 상기 양성 피드백 루프로 인해 상기 채널 영역에서의 포텐셜 우물에 정공 또는 전자가 축적됨에 따라 메모리 상태를 기억하는 메모리 특성을 구현하는 준 비휘발성 메모리 소자를 복수로 포함하고,상기 복수의 준 비휘발성 메모리 소자는 두 개의 준 비휘발성 메모리 소자의 상기 게이트 단자가 하나의 가중치 라인으로 이어지고, 상기 소스 단자가 하나의 출력 라인으로 이어진 하나의 쌍이 하나의 시냅스 셀을 구성하여 두 소자의 드레인 단자로부터 입력 신호를 받아 시냅스 가중치와의 곱셈 연산을 수행하고, 병렬로 연결되어 어레이 회로를 이루되 상기 어레이 회로에서 행 방향으로 나열된 준 비휘발성 메모리 소자들의 드레인 단자를 이은 입력라인과 열 방향으로 나열된 준비휘발성 메모리 소자들의 게이트 단자와 소스 단자를 각각 이은 시냅스라인과 출력라인으로 병렬 연결되며, 상기 어레이 회로의 입력 라인으로 연결된 입력 라인 처리부로부터 인가되는 입력 신호와 상기 어레이 회로의 시냅스 라인으로 연결된 시냅스 라인 처리부로부터 인가되는 가중치 업데이트 신호에 기반하여 상기 두 개의 준 비휘발성 메모리 소자의 메모리 상태를 결정 및 기억하고, 상기 메모리 상태의 조합과 상기 입력 신호 간의 XNOR 로직 연산을 통해 곱셈 연산을 수행하고, 출력라인의 전류합(current summation)을 통해 MAC(multiply-accumulate) 연산 결과를 출력하는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 시냅스 셀은 상기 두 개의 준 비휘발성 메모리 소자의 동작 상태 조합을 통해 시냅스 가중치를 기억하고, 상기 입력 신호가 인가되면 상기 입력 신호와 상기 시냅스 가중치에 따른 XNOR 논리 연산을 수행하고, XNOR 논리 연산 결과를 출력하는 것을 특징으로 하는 이진화 신경망 회로.

제1항에 있어서,상기 시냅스 셀은 상기 두 개의 준 비휘발성 메모리 소자 각각이 상기 입력 신호에 기반하여 제1 동작 상태 및 제2 동작 상태 중 어느 하나의 동작 상태로 결정되되 상기 입력 신호가 기준 이상 전압(VHigh)이면 상기 제1 동작 상태로 결정되고, 기준 이하 전압(VLow)이면 상기 제2 동작 상태로 결정되는 것을 특징으로 하는이진화 신경망 회로.

제3항에 있어서,상기 입력 신호가 네거티브 값이면 상기 두 개의 준 비휘발성 메모리 소자 중 상단의 준 비휘발성 메모리 소자는 상기 기준 이하 전압이 인가되고, 하단의 준 비휘발성 메모리 소자는 상기 기준 이상 전압이 인가되며,상기 입력 신호가 포지티브 값이면 상기 두 개의 준 비휘발성 메모리 소자 중 상단의 준 비휘발성 메모리 소자는 상기 기준 이상 전압이 인가되고, 하단의 준 비휘발성 메모리 소자는 상기 기준 이하 전압이 인가되는 것을 특징으로 하는 이진화 신경망 회로.

제1항에 있어서,상기 시냅스 셀은 상기 두 개의 준 비휘발성 메모리 소자 각각이 상기 입력 신호에 기반하여 제1 동작 상태 및 제2 동작 상태 중 어느 하나의 동작 상태로 결정되되 상기 입력 신호가 기준 이상 전압(VHigh)이면 상기 제1 동작 상태로 결정되고, 기준 이하 전압(VLow)이면 상기 제2 동작 상태로 결정되고, 상기 제1 동작 상태 및 상기 제2 동작 상태의 동작 상태 조합에 기반하여 시냅스 가중치를 네거티브(negative) 값 및 포지티브(positive) 값 중 어느 하나의 값으로 결정하는 것을 특징으로 하는이진화 신경망 회로.

제5항에 있어서,상기 시냅스 셀은 상기 두 개의 준 비휘발성 메모리 소자 중 제1 준 비휘발성 메모리 소자가 제2 동작 상태이고, 제2 준 비휘발성 메모리 소자가 제1 동작 상태인 경우에는 상기 포지티브 값으로 시냅스 가중치를 결정하고, 상기 제1 준 비휘발성 메모리 소자가 상기 제1 동작 상태이고, 상기 제2 준 비휘발성 메모리 소자가 제2 동작 상태인 경우에는 상기 네거티브 값으로 시냅스 가중치를 결정하며, 상기 제1 준 비휘발성 메모리 소자가 상기 제2 동작 상태이고, 상기 제2 준 비휘발성 메모리 소자가 제1 동작 상태인 경우에는 상기 네거티브 값으로 시냅스 가중치를 결정하며, 상기 제1 준 비휘발성 메모리 소자가 상기 제1 동작 상태이고, 상기 제2 준 비휘발성 메모리 소자가 제2 동작 상태인 경우에는 상기 포지티브 값으로 시냅스 가중치를 결정하는 것을 특징으로 하는이진화 신경망 회로.

제6항에 있어서,상기 복수의 준 비휘발성 메모리 소자에 기반하여 상기 시냅스 셀을 복수로 구성하고, 상기 복수의 시냅스 셀이 각각에 저장된 시냅스 가중치로 구성된 시냅스 가중치 행렬을 제공하며, 상기 제공된 시냅스 가중치 행렬과 상기 시냅스 가중치를 결정하기 위한 입력 신호에 기반한 입력 벡터의 행렬 간의 벡터-행렬 곱 연산을 수행하여 XNOR 이진 연산 결과를 출력하는 것을 특징으로 하는 이진화 신경망 회로.

제7항에 있어서,상기 시냅스 셀이 2행 및 2열로 구성된 경우에 출력된 XNOR 이진 연산 결과와 관련하여 감지되는 전류가 기준 전류에 인접하면 논리 상태를 "0"으로 출력하고, 상기 기준 전류의 두 배이면 "+2"으로 출력하며, 상기 기준 전류가 "0"에 인접하면 논리 상태를 "-2"로 출력하는 것을 특징으로 하는 이진화 신경망 회로.

제1항에 있어서,상기 준 비휘발성 메모리 소자는 상기 드레인 단자의 드레인 전압을 상기 입력 신호로 인가받고, 상기 인가되는 입력 신호가 양의 방향으로 증가됨에 따른 상기 양성 피드백 루프로 인한 래치업(latch-up) 현상을 발생시키고, 상기 채널 영역에 대하여 두 개의 메모리 상태 중 어느 하나의 메모리 상태를 가지며, 상기 게이트 단자의 게이트 전압을 상기 가중치 업데이트 신호로 인가 받음에 따라 상기 래치업 현상이 발생하는 상기 입력 신호가 조절되며, 상기 입력 신호와 상기 가중치 업데이트 신호의 인가에 따라 상기 어느 하나의 메모리 상태와 관련된 시냅스 상태가 업데이트 되고, 상기 시냅스 셀을 구성하는 상기 한 쌍의 준 비휘발성 메모리 소자의 메모리 상태 조합에 따라 결정되는 시냅스 가중치에 따른 상기 MAC 연산 기능을 수행하는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 어레이 회로는 상기 복수의 준 비휘발성 메모리 소자에서 상기 드레인 단자, 상기 게이트 단자 및 상기 소스 단자를 병렬로 연결하여 각각 입력 라인과 가중치 라인 그리고 출력 라인을 형성하고,상기 입력 라인은 상기 가중치 라인 및 상기 출력 라인과 서로 수직으로 배열되며,상기 가중치 라인과 상기 출력 라인은 평행하게 배열되는 것을 특징으로 하는이진화 신경망 회로.

제10항에 있어서,상기 입력 라인은 입력 라인 처리부로부터 상기 입력 신호를 인가 받고,상기 가중치 라인은 가중치 라인 처리부로부터 상기 가중치 업데이트 신호를 인가 받으며,상기 출력 라인은 전류 감지 처리부에 연결되어서, 상기 입력 신호 및 상기 가중치 업데이트 신호에 기반한 상기 MAC 연산 결과를 상기 전류 감지 처리부를 거쳐 다음 인공신경망 단으로 출력하는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 준 비휘발성 메모리 소자는 싱글(single) 게이트를 이용한 준 비휘발성 메모리 소자, 더블(double) 게이트를 이용한 준 비휘발성 메모리 소자 및 트리플(triple) 게이트를 이용한 준 비휘발성 메모리 소자 중 어느 하나를 포함하는 것을 특징으로 하는이진화 신경망 회로.