제2항에 있어서,상기 제1 네트워크 소자의 좌측에 위치하는 상기 제1 및 상기 제4 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하고, 상기 제1 네트워크 소자의 우측에 위치하는 상기 제2 및 상기 제3 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하며, 상기 제2 네트워크 소자의 상좌측에 위치하는 상기 제1 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자의 상우측에 위치하는 상기 제3 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하며, 상기 제2 네트워크 소자의 하좌측에 위치하는 상기 제2 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하고, 상기 제2 네트워크 소자의 하우측에 위치하는 상기 제4 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자 및 상기 제2 네트워크 소자의 상측에 위치하는 상기 제1 및 상기 제3 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자 및 상기 제2 네트워크 소자의 하측에 위치하는 상기 제2 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 동일하게 음성 레벨 또는 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 양성 레벨로 결정되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 상반되도록 음성 레벨 또는 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 음성 레벨로 결정되며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2) 중 어느 하나의 레벨이 제로 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

복수의 삼중 게이트 실리콘 소자로 각각 구성되는 제1 네트워크 소자 및 제2 네트워크 소자를 포함하고,상기 복수의 삼중 게이트 실리콘 소자 각각은 드레인 영역, 채널 영역, 소오스 영역을 포함하고, 상기 드레인 영역 및 상기 소오스 영역으로 공급 전압이 인가되며, 상기 채널 영역 상에서 제1 및 제2 프로그래밍 게이트 전극 및 컨트롤 게이트 전극이 형성된 게이트 영역을 포함하고, 상기 제1 및 제2 프로그래밍 게이트 전극을 통해 인가되는 프로그램 전압(VPG)의 레벨에 따라 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 제1 채널 모드 및 제2 채널 모드 중 어느 하나의 채널 모드로 동작하고, 상기 컨트롤 게이트 전극을 통해 인가되는 컨트롤 전압(VCG)의 레벨에 기반하여 온 상태(on state)와 오프 상태(off state) 중 어느 하나의 상태로 결정되며,상기 제1 네트워크 소자 및 상기 제2 네트워크 소자는 상기 수행된 어느 하나의 채널 모드에서 상기 어느 하나의 상태에 따라 양성 레벨, 제로 레벨 및 음성 레벨 중 어느 하나로 출력 전압(VOUT)의 레벨을 결정함에 따라 3진법(ternary) 논리 연산 기능 및 메모리 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제1항에 있어서,상기 제1 네트워크 소자 및 상기 제2 네트워크 소자 각각은 상기 복수의 삼중 게이트 실리콘 소자 중 네 개의 삼중 게이트 실리콘 소자 중 두 개의 삼중 게이트 실리콘 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제1 직렬 연결부와 나머지 두개의 삼중 게이트 실리콘 소자의 드레인 영역과 소오스 영역이 직렬로 연결된 제2 직렬 연결부 간의 공통 드레인 영역이 연결되는 제1 병렬 연결부와 공통 소오스 영역이 연결되는 제2 병렬 연결부로 구성되고, 상기 제1 네트워크 소자의 제1 병렬 연결부를 통해 공통 전압 중 드레인 전압(VDD)이 인가되며, 상기 제2 네트워크 소자의 제2 병렬 연결부를 통해 상기 공통 전압 중 소오스 전압(VSS)이 인가되고, 상기 제1 네트워크 소자의 제2 병렬 연결부와 상기 제2 네트워크 소자의 제1 병렬 연결부가 연결되는 부분에서 출력 전압(VOUT)이 측정되고,상기 네 개의 삼중 게이트 실리콘 소자는 제1, 제2 및 제3 및 제4 삼중 게이트 실리콘 소자를 포함하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제1 채널 모드로 동작하면, 상기 컨트롤 전압(VCG)의 레벨이 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 결정하고, 상기 컨트롤 전압(VCG)의 레벨이 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하며, 상기 컨트롤 전압(VCG)의 레벨이 제로 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제1 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제2 채널 모드로 동작하면, 상기 컨트롤 전압(VCG)의 레벨이 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하고, 상기 컨트롤 전압(VCG)의 레벨이 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 결정하며, 상기 컨트롤 전압(VCG)의 레벨이 제로 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제1 채널 모드로 동작하고, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자의 좌측에 위치하는 상기 제1 및 상기 제4 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 상측에 위치하는 상기 제1 및 상기 제2 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자의 우측에 위치하는 상기 제2 및 상기 제3 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 하측에 위치하는 상기 제3 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 어느 하나의 레벨이 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 결정하고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 제로 레벨이거나 어느 하나의 레벨은 제로 레벨이고, 다른 하나의 레벨은 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제1 채널 모드로 동작하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자의 상측에 위치하는 상기 제1 및 제3 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 좌측에 위치하는 상기 제1 및 상기 제2 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자의 하측에 위치하는 상기 제2 및 상기 제4 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 우측에 위치하는 상기 제3 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 어느 하나의 레벨이 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨이 양성 레벨로 결정되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2) 중 모두 제로 레벨이거나 어느 하나의 레벨은 제로 레벨이고 다른 하나의 레벨은 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제1 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제2 채널 모드로 동작하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자의 상측에 위치하는 상기 제1 및 제3 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 좌측에 위치하는 상기 제1 및 상기 제2 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자의 하측에 위치하는 상기 제2 및 상기 제4 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 우측에 위치하는 상기 제3 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 어느 하나의 레벨이 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 결정하며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 모두 제로 레벨이거나 어느 하나의 레벨은 제로 레벨이고 다른 하나의 레벨은 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자가 상기 제1 채널 모드로 동작하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자의 좌측 및 상기 제2 네트워크 소자의 상측에 위치하는 상기 제1 및 상기 제3 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압( VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자의 우측에 위치하는 상기 제3 및 상기 제4 삼중 게이트 실리콘 소자 및 상기 제2 네트워크 소자의 하측에 위치하는 상기 제2 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 어느 하나의 레벨이 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 결정하고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 모두 제로 레벨이거나 어느 하나의 레벨은 제로 레벨이고 다른 하나의 레벨은 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 제1 네트워크 소자의 상좌측에 위치하는 상기 제1 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하고, 상기 제1 네트워크 소자의 상우측에 위치하는 상기 제3 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하며, 상기 제1 네트워크 소자의 하좌측에 위치하는 상기 제2 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하고, 상기 제1 네트워크 소자의 하우측에 위치하는 상기 제4 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하고, 상기 제2 네트워크 소자의 좌측에 위치하는 상기 제1 및 상기 제2 삼중 게이트 실리콘 소자가 상기 제1 채널 모드로 동작하고, 상기 제2 네트워크 소자의 우측에 위치하는 상기 제3 및 상기 제4 삼중 게이트 실리콘 소자가 상기 제2 채널 모드로 동작하며, 상기 컨트롤 전압(VCG) 중 제1 컨트롤 전압(VIN1)이 상기 제1 네트워크 소자 및 상기 제2 네트워크 소자의 상측에 위치하는 상기 제1 및 상기 제3 삼중 게이트 실리콘 소자에 인가되며, 상기 컨트롤 전압(VCG) 중 제2 컨트롤 전압(VIN2)이 상기 제1 네트워크 소자 및 상기 제2 네트워크 소자의 하측에 위치하는 상기 제2 및 상기 제4 삼중 게이트 실리콘 소자에 인가되고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 모두 음성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 음성 레벨로 결정하고, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨이 상반되도록 음성 레벨 또는 양성 레벨인 경우에 상기 출력 전압(VOUT)의 레벨을 양성 레벨로 출력하며, 상기 제1 컨트롤 전압(VIN1) 및 상기 제2 컨트롤 전압(VIN2)의 레벨 중 어느 하나라도 제로 레벨이면 상기 출력 전압(VOUT)의 레벨을 제로 레벨로 결정하는 상기 3진법 논리 연산 기능을 수행하는 것을 특징으로 하는범용 로직 메모리 셀.

제2항에 있어서,상기 드레인 영역은 p 도핑 상태이고,상기 소오스 영역은 n 도핑 상태이며,상기 채널 영역은 진성(intrinsic) 상태이고, 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역은 상기 프로그램 전압(VPG)의 레벨이 양성 레벨인 경우에 상기 제1 채널 모드에 해당하는 n 채널로 동작하고, 상기 프로그램 전압(VPG)의 레벨이 음성 레벨인 경우에 상기 제2 채널 모드에 해당하는 p 채널로 동작하는 것을 특징으로 하는범용 로직 메모리 셀.

제11항에 있어서,상기 드레인 영역으로 인가되는 드레인 전압(VDD), 상기 소오스 영역으로 인가되는 소오스 전압(VSS), 상기 프로그램 전압(VPG) 및 상기 컨트롤 전압(VCG)이 제로 레벨로 인가되는 경우에 상기 출력 전압(VOUT)의 레벨을 유지하여 상기 메모리 기능을 수행하는 것을 특징으로 하는 범용 로직 메모리 셀.

제1항에 있어서,상기 복수의 삼중 게이트 실리콘 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 모드로 동작할 경우, 상기 인가되는 컨트롤 게이트 전압(VCG)의 레벨이 전류가 급격히 증가할 때의 전압인 래치업 전압보다 높은 레벨인 경우 온 상태로 결정되고, 상기 인가되는 컨트롤 게이트 전압(VCG)의 레벨이 상기 래치업 전압보다 낮은 레벨인 경우 오프 상태로 결정되는 것을 특징으로 하는범용 로직 메모리 셀.

제13항에 있어서,상기 복수의 삼중 게이트 실리콘 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제1 채널 모드로 동작할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 상기 래치업 전압보다 높은 레벨로 증가되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 소오스 영역에 인접한 상기 제2 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 소오스 영역으로부터 전자가 주입되는 제1 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는범용 로직 메모리 셀.

제1항에 있어서,상기 복수의 삼중 게이트 실리콘 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 모드로 동작할 경우, 상기 인가되는 컨트롤 게이트 전압(VCG)의 레벨이 전류가 급격히 증가할 때의 전압인 래치업 전압보다 높은 레벨인 경우 오프 상태로 결정되고, 상기 인가되는 컨트롤 게이트 전압(VCG)의 레벨이 상기 래치업 전압보다 낮은 레벨인 경우 온 상태로 결정되는 것을 특징으로 하는범용 로직 메모리 셀.

제15항에 있어서,상기 복수의 삼중 게이트 실리콘 소자 각각은 상기 채널 영역에서 상기 제1 및 제2 프로그래밍 게이트 전극 아래의 채널 영역이 상기 제2 채널 모드로 동작할 경우, 상기 인가되는 컨트롤 전압(VCG)의 레벨이 상기 래치업 전압보다 낮은 레벨로 감소되면 상기 채널 영역에서 상기 컨트롤 게이트 전극 아래 채널 영역과 상기 드레인 영역에 인접한 상기 제1 프로그래밍 게이트 전극 아래 채널 영역 사이의 포텐셜 장벽의 높이가 낮아지고, 상기 낮아진 포텐셜 장벽으로 인해 상기 드레인 영역으로부터 정공이 주입되는 제2 양성 피드백 루프(positive feedback loop)가 발생하여 전류가 흐르는 상기 온 상태가 되는 것을 특징으로 하는범용 로직 메모리 셀.