애노드(anode) 단자와 캐소드(cathode) 단자 사이에 다이오드 구조체가 채널 영역으로 위치하고, 상기 다이오드 구조체 상에 게이트(gate) 단자가 위치하여 상기 애노드 단자와 상기 게이트 단자 각각으로 인가되는 서로 다른 전압에 기반하여 상기 채널 영역에서 포텐셜 장벽 조절을 통해 단방향 스위칭을 구현하고, 양성 피드백 루프로 인해 포텐셜 우물에 정공 또는 전자가 축적됨에 따라 메모리 특성을 구현하는 실리콘 게이티드 다이오드를 복수로 포함하고,상기 복수의 실리콘 게이티드 다이오드는 서로 병렬로 연결된 메모리 어레이에서 각각이 시냅스 소자로 동작하고, 상기 메모리 어레이에 연결된 입력 라인 처리부로부터 인가되는 입력 신호와 상기 메모리 어레이에 연결된 시냅스 라인 처리부로부터 인가되는 가중치 업데이트 신호에 기반하여 MAC(multiply-accumulate) 연산 결과를 출력하며,상기 실리콘 게이티드 다이오드는 상기 애노드 단자의 애노드 전압을 상기 입력 신호로 인가 받고, 상기 인가되는 입력 신호가 양의 방향으로 증가됨에 따른 상기 양성 피드백 루프로 인한 래치업(latch-up) 현상을 발생시키고, 상기 채널 영역에 대하여 두 개의 메모리 상태 중 어느 하나의 메모리 상태를 가지며, 상기 게이트 단자의 게이트 전압을 상기 가중치 업데이트 신호로 인가 받음에 따라 상기 래치업 현상이 발생하는 상기 입력 신호가 조절되며, 상기 입력 신호와 상기 가중치 업데이트 신호의 인가에 따라 상기 어느 하나의 메모리 상태와 관련된 시냅스 상태가 업데이트 되고, 시냅스 가중치에 따른 MAC 연산 기능을 수행하는 것을 특징으로 하는이진화 신경망 회로.

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제1항에 있어서,상기 실리콘 게이티드 다이오드는 상기 인가되는 입력 신호가 양의 방향으로 증가됨에 따른 "0" 부터 "1" 까지의 연속적인 입력과 상기 두 개의 메모리 상태에 해당하는 "0"의 상태와 "1"의 상태 중 어느 하나의 상태의 시냅스 가중치 간의 곱(multiply) 연산을 수행하여 "0" 부터 "1" 중 어느 하나에 해당하는 전류 신호를 연산 결과로 출력하는 것을 특징으로 하는이진화 신경망 회로.

제3항에 있어서,상기 실리콘 게이티드 다이오드는 상기 시냅스 가중치가 상기 "1"의 상태로 업데이트 되는 상승(potentiation) 동작 이후에는 상기 인가되는 입력 신호에 비례하여 전류 신호로 연산 결과가 출력되고, 상기 시냅스 가중치가 상기 "0"의 상태로 업데이트 되는 하강(depression) 동작 이후에는 상기 인가되는 입력 신호와 무관하게 전류 신호가 0mA로 출력되는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 실리콘 게이티드 다이오드는 상기 시냅스 가중치가 "1"의 상태인 경우, 상기 게이트 전압과 무관하게 상기 캐소드 단자의 캐소드 전류를 ReLU(rectified linear unit) 함수의 그래프 개형과 유사한 형태로 출력하는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 메모리 어레이는 상기 복수의 실리콘 게이티드 다이오드에서 상기 애노드 단자, 상기 게이트 단자 및 상기 캐소드 단자를 병렬로 연결하여 각각 입력 라인과 가중치 라인 그리고 출력 라인을 형성하고,상기 입력 라인은 상기 가중치 라인 및 상기 출력 라인과 서로 수직으로 배열되며,상기 가중치 라인과 상기 출력 라인은 평행하게 배열되는 것을 특징으로 하는이진화 신경망 회로.

제6항에 있어서,상기 입력 라인은 상기 입력 신호를 인가 받고,상기 가중치 라인은 상기 가중치 업데이트 신호를 인가 받으며,상기 출력 라인은 상기 입력 신호 및 상기 가중치 업데이트 신호에 기반한 상기 MAC 연산 결과를 다음 인공신경망 단으로 출력하는 것을 특징으로 하는이진화 신경망 회로.

제7항에 있어서,상기 메모리 어레이는 상기 복수의 실리콘 게이티드 다이오드가 N×M 형태로 연결되고, 상기 입력 라인으로 인가되는 입력 신호와 상기 가중치 라인으로 인가된 가중치 업데이트 신호에 기반하여 업데이트되는 시냅스 가중치의 곱 연산을 통해 상기 출력 라인을 통해 각 전류가 더해지며 합 연산을 수행하여 상기 MAC 연산 결과를 시냅스 가중치 행렬로 출력하는 것을 특징으로 하는이진화 신경망 회로.

제8항에 있어서,상기 메모리 어레이는 상기 N 및 상기 M이 "2"인 경우에 상기 입력 신호가 제1 입력 신호 및 제2 입력 신호로 구성되고, 상기 시냅스 가중치가 제1 시냅스 가중치 내지 제4 시냅스 가중치로 구성되며, 상기 출력 라인으로 출력되는 제1 전류 및 제2 전류로 구성되며, 상기 제1 전류와 상기 제2 전류로 구성되는 상기 시냅스 가중치 행렬이 상기 시냅스 가중치와 상기 입력 신호의 벡터 행렬 곱연산 결과로 연산되는 것을 특징으로 하는이진화 신경망 회로.

제9항에 있어서,상기 메모리 어레이는 상기 가중치 업데이트 신호가 1V로 고정된 상태에서 상기 제1 시냅스 가중치가 "1"이고, 상기 제2 시냅스 가중치가 "1"이며, 상기 제3 시냅스 가중치가 "1"이고, 상기 제4 시냅스 가중치가 "0"으로 설정된 경우에 상기 제1 및 제2 입력 신호가 모두 인가하면 상기 제2 전류에 비해 상기 제1 전류가 두 배의 값을 가지고 이후 상기 제1 입력 신호만 인가되는 경우에는 상기 제1 전류와 상기 제2 전류가 동일한 값을 가지는 것을 특징으로 하는이진화 신경망 회로.

제10항에 있어서,상기 메모리 어레이는 상기 제2 입력 신호만 인가되면서, 상기 제1 시냅스 가중치가 "1"이고, 상기 제2 시냅스 가중치가 "1"이며, 상기 제3 시냅스 가중치가 "1"이고, 상기 제4 시냅스 가중치가 "0"으로 설정된 경우에 상기 제1 전류만 상기 제2 입력 신호에 비례하는 값을 가지고, 상기 제1 입력 신호 및 상기 제2 입력 신호가 인가되지 않는 경우에는 상기 제1 전류 및 상기 제2 전류가 0mA로 측정되는 것을 특징으로 하는이진화 신경망 회로.

제1항에 있어서,상기 실리콘 게이티드 다이오드는 싱글(single) 실리콘 게이티드 다이오드, 더블(double) 실리콘 게이티드 다이오드 및 트리플(triple) 실리콘 게이티드 다이오드 중 어느 하나를 포함하는 것을 특징으로 하는이진화 신경망 회로.