게이트 전극;상기 게이트 전극의 상부 또는 하부와 중첩하고, 육방정계 결정립들을 갖는 결정성 IZTO(In-Zn-Sn oxide) 채널층;상기 게이트 전극과 상기 IZTO 채널층 사이에 배치된 게이트 절연막; 및상기 IZTO 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하되,상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립들이고, 상기 (ZnO)kIn2O3 (k=3 내지 11의 정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재하는 박막트랜지스터.

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제1항에 있어서,상기 (ZnO)kIn2O3 상에서 k는 5인 박막트랜지스터.

제1항 또는 제3항에 있어서,상기 IZTO 채널층은 서브 솔리드 상(sub-solid phase)으로 (x)ZnIn2O4-(1-x)Zn2SnO4 (0003c#x003c#0.45)을 더 갖는 박막트랜지스터.

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제1항에 있어서,상기 육방정계 결정립들은 JCPDS 카드 번호가 20-1440인 박막트랜지스터.

제1항에 있어서,상기 IZTO 채널층에 대한 XRD 그래프는 (0021) 면에 해당하는 회절피크를 나타내는 박막트랜지스터.

제7항에 있어서,상기 회절피크의 반치폭(Full width at half maximum, FWHM)은 0.3 내지 0.45 라디안인 박막트랜지스터.

제1항에 있어서,상기 IZTO 채널층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 박막트랜지스터.

제9항에 있어서,상기 IZTO 채널층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 박막트랜지스터.

기판 상에 비정질 IZTO(In-Zn-Sn oxide)층을 형성하는 단계;상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성하는 단계; 및상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시키는 단계를 포함하되,상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립들이고, 상기 (ZnO)kIn2O3 (k=3 내지 11의 정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재하는 결정질 IZTO 제조방법.

제11항에 있어서,상기 비정질 IZTO층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 결정질 IZTO 제조방법.

제12항에 있어서,상기 비정질 IZTO층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 결정질 IZTO 제조방법.

제11항에 있어서,상기 열처리 온도는 270℃ 내지 350℃인 결정질 IZTO 제조방법.

제11항에 있어서,상기 전이금속층은 Ta층인 결정질 IZTO 제조방법.

제11항에 있어서,상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=5)상을 갖는 결정립들인 결정질 IZTO 제조방법.

기판 상에 게이트 전극; 상기 게이트 전극의 상부 또는 하부와 중첩하는 채널층; 상기 게이트 전극과 상기 채널층 사이에 배치된 게이트 절연막; 및 상기 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터를 형성함에 있어서,상기 채널층은 결정질 IZTO층이고, 상기 결정질 IZTO층은 비정질 IZTO층을 형성하는 단계;상기 비정질 IZTO층을 형성하기 전 상기 비정질 IZTO층 하부에 또는 상기 비정질 IZTO층을 형성한 후 상기 비정질 IZTO층 상부에 In, Zn, 및 Sn 대비 산화 경향(oxidation tendency)가 큰 전이금속을 함유하는 전이금속층을 형성하는 단계; 및상기 비정질 IZTO층과 상기 전이금속층이 형성된 기판을 결정화 열처리하여, 상기 비정질 IZTO층을 육방정계 결정립들을 갖는 결정성 IZTO층으로 변화시키는 단계를 포함하되,상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=3 내지 11의 정수)상을 갖는 결정립들이고, 상기 (ZnO)kIn2O3 (k=3 내지 11의 정수)상 내에 SnO2가 혼합되어 고용체(solid solution)의 형태로 존재하는 박막트랜지스터 제조방법.

제17항에 있어서,상기 비정질 IZTO층은 인듐, 아연, 및 주석의 원자수 합을 100으로 할 때, 21 내지 25 at%의 인듐(In), 54 내지 57 at%의 아연(Zn), 및 19 내지 22 at%의 주석(Sn)을 함유하는 박막트랜지스터 제조방법.

제18항에 있어서,상기 비정질 IZTO층은 In, Zn, 및 Sn의 원자수 합을 100으로 할 때, 22.5 내지 23.5 at%의 In, 54.7 내지 55.5 at%의 Zn, 및 20.5 내지 21.3 at%의 Sn을 함유하는 박막트랜지스터 제조방법.

제17항에 있어서,상기 열처리 온도는 270℃ 내지 350℃인 박막트랜지스터 제조방법.

제17항에 있어서,상기 전이금속층은 Ta층인 박막트랜지스터 제조방법.

제17항에 있어서,상기 육방정계 결정립들은 (ZnO)kIn2O3 (k=5)상을 갖는 결정립들인 박막트랜지스터 제조방법.