제11항에 있어서, 상기 다수의 취약셀 검출 회로는 서로 상이한 전압 범위에서 상기 트립 전압을 설정하는 PUF 장치.

저항성 메모리 소자를 기반으로 구성되며 동일한 데이터가 저장된 2개의 메모리 셀을 각각 구비하는 다수의 PUF 셀 중 선택된 PUF 셀에 포함된 2개의 메모리 셀의 저항차를 감지 및 증폭하여 획득된 감지 신호쌍을 인가받고, 상기 감지 신호쌍을 트립 전압과 비교하여 라이트백 하기 위한 레벨 라이트백 시작 신호를 각각 생성하는 다수의 취약셀 검출 회로; 상기 선택된 PUF 셀에 포함된 2개의 메모리 셀의 저항차를 감지 및 증폭하는 감지 증폭 회로로부터 상기 감지 신호쌍을 인가받고, 레벨 선택 신호에 따라 상기 다수의 취약셀 검출 회로 중 하나를 선택하여 상기 감지 신호쌍을 전달하는 스위치 회로; 및 상기 다수의 취약셀 검출 회로 중 상기 레벨 선택 신호에 따라 선택되는 레벨 라이트백 시작 신호를 라이트백 시작 신호로 획득하여 출력하는 라이트백 결정 회로를 포함하는 PUF 장치를 위한 취약셀 식별 회로.

제1항에 있어서, 상기 다수의 취약셀 검출 회로는 각각 상기 감지 신호쌍 중 감지 신호와 반전 감지 신호 각각과 각각 컨트롤러에서 인가되는 트립 전압 제어 신호에 따라 가변되어 설정되는 트립 전압의 전압 레벨을 비교하여 반전 레벨 신호와 레벨 신호를 출력하는 2개의 슈미트 트리거 인버터와, 상기 2개의 슈미트 트리거 인버터에서 출력되는 반전 레벨 신호와 레벨 신호를 XNOR 연산하여 레벨 신호를 출력하는 XNOR 게이트를 포함하는 PUF 장치를 위한 취약셀 식별 회로.

제2항에 있어서, 상기 슈미트 트리거 인버터는 전원 전압과 접지 전압 사이에 직렬로 연결되고 게이트가 공통으로 인버터 입력 노드에 연결되는 PMOS 트랜지스터와 2개의 NMOS 트랜지스터, 및 상기 2개의 NMOS 트랜지스터 사이의 트립 노드와 상기 전원 전압 사이에 연결되어 트립 전압을 조절하는 트립 전압 조절 회로를 포함하는 PUF 장치를 위한 취약셀 식별 회로.

제3항에 있어서, 상기 트립 전압 조절 회로는 상기 트립 노드와 상기 전원 전압 사이에 병렬로 연결되는 다수의 트립 전압 설정 회로를 포함하고, 상기 다수의 트립 전압 설정 회로 각각은 상기 트립 노드와 상기 전원 전압 사이에 직렬로 연결되는 트립 NMOS 트랜지스터와 상기 트립 전압 제어 신호에 따라 각각 턴온 또는 턴오프되는 트립 전압 선택 스위치를 포함하는 PUF 장치를 위한 취약셀 식별 회로.

제4항에 있어서, 상기 다수의 취약셀 검출 회로의 상기 다수의 트립 전압 설정 회로 각각은 서로 상이한 크기의 트립 NMOS 트랜지스터를 포함하는 PUF 장치를 위한 취약셀 식별 회로.

제1항에 있어서, 상기 다수의 취약셀 검출 회로는 서로 상이한 전압 범위에서 상기 트립 전압을 설정하는 PUF 장치를 위한 취약셀 식별 회로.

제1항에 있어서, 상기 다수의 취약셀 검출 회로는 감지 신호와 반전 감지 신호가 모두 상기 트립 전압보다 높은 전압 레벨을 갖거나 낮은 전압 레벨을 가지면, 상기 선택된 PUF 셀이 정상셀인 것으로 판별하여 상기 레벨 라이트백 시작 신호를 비활성화하여 출력하고, 감지 신호와 반전 감지 신호 중 하나만 상기 트립 전압보다 높은 전압 레벨을 갖거나 낮은 전압 레벨을 가지면, 상기 선택된 PUF 셀이 취약셀인 것으로 판별하여 상기 레벨 라이트백 시작 신호를 활성화하여 출력하는 PUF 장치를 위한 취약셀 식별 회로.

제1항에 있어서, 상기 취약셀 식별 회로는 상기 감지 증폭 회로가 프리차지 구간에 선택된 PUF 셀에 포함된 2개의 메모리 셀의 저항차를 감지하고, 증폭 구간에 증폭한 감지 신호쌍을 인가받아 상기 취약셀을 식별하는 PUF 장치를 위한 취약셀 식별 회로.

다수의 워드라인과 다수의 비트라인쌍 및 다수의 소스라인쌍에 의해 정의되고, 저항성 메모리 소자를 기반으로 구성되며 동일한 데이터가 저장된 2개의 메모리 셀을 각각 구비하는 다수의 PUF 셀을 포함하는 셀 어레이; 상기 다수의 워드라인 중 적어도 하나의 워드라인을 선택하여 활성화하는 워드라인 드라이버; 상기 다수의 비트라인쌍과 상기 다수의 소스라인쌍 적어도 하나의 비트라인쌍과 적어도 하나의 소스라인쌍을 선택하는 비트라인 선택기; 선택된 워드라인과 비트라인쌍 및 소스라인쌍에 의해 선택되는 PUF 셀의 2개의 메모리 셀의 저항차를 감지 및 증폭하여 감지 신호쌍을 출력하는 감지 증폭 회로; 상기 감지 신호쌍의 전압 레벨을 트립 전압과 비교하여 라이트백 시작 신호를 생성하는 취약셀 식별 회로; 및 상기 라이트백 시작 신호에 의해 활성화되고, 상기 감지 신호쌍의 전압 레벨에 따라 상기 비트라인쌍 중 하나의 비트라인과 상기 소스라인쌍 중 하나의 소스라인을 선택하여 상기 PUF 셀의 2개의 메모리 셀 중 하나를 통한 전류 경로를 형성함으로써, 하나의 메모리 셀의 상태를 전환하는 라이트백 회로를 포함하되,상기 취약셀 식별 회로는 상기 감지 신호쌍을 트립 전압과 비교하여 라이트백 하기 위한 레벨 라이트백 시작 신호를 각각 생성하는 다수의 취약셀 검출 회로와, 상기 감지 신호쌍을 인가받고, 레벨 선택 신호에 따라 상기 다수의 취약셀 검출 회로 중 하나를 선택하여 상기 감지 신호쌍을 전달하는 스위치 회로, 및 상기 다수의 취약셀 검출 회로 중 상기 레벨 선택 신호에 따라 선택되는 레벨 라이트백 시작 신호를 라이트백 시작 신호로 획득하여 출력하는 라이트백 결정 회로를 포함하는 PUF 장치.

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제9항에 있어서, 상기 다수의 취약셀 검출 회로는 각각 상기 감지 신호쌍 중 감지 신호와 반전 감지 신호 각각과 각각 컨트롤러에서 인가되는 트립 전압 제어 신호에 따라 가변되어 설정되는 트립 전압의 전압 레벨을 비교하여 반전 레벨 신호와 레벨 신호를 출력하는 2개의 슈미트 트리거 인버터와 상기 2개의 슈미트 트리거 인버터에서 출력되는 반전 레벨 신호와 레벨 신호를 XNOR 연산하여 레벨 신호를 출력하는 XNOR 게이트를 포함하는 PUF 장치.

제11항에 있어서, 상기 슈미트 트리거 인버터는 전원 전압과 접지 전압 사이에 직렬로 연결되고 게이트가 공통으로 인버터 입력 노드에 연결되는 PMOS 트랜지스터와 2개의 NMOS 트랜지스터, 및 상기 2개의 NMOS 트랜지스터 사이의 트립 노드와 상기 전원 전압 사이에 연결되어 트립 전압을 조절하는 트립 전압 조절 회로를 포함하는 PUF 장치.

제12항에 있어서, 상기 트립 전압 조절 회로는 상기 트립 노드와 상기 전원 전압 사이에 병렬로 연결되는 다수의 트립 전압 설정 회로를 포함하고, 상기 다수의 트립 전압 설정 회로 각각은 상기 트립 노드와 상기 전원 전압 사이에 직렬로 연결되는 트립 NMOS 트랜지스터와 상기 트립 전압 제어 신호에 따라 각각 턴온 또는 턴오프되는 트립 전압 선택 스위치를 포함하는 PUF 장치.

제13항에 있어서, 상기 다수의 취약셀 검출 회로의 상기 다수의 트립 전압 설정 회로 각각은 서로 상이한 크기의 트립 NMOS 트랜지스터를 포함하는 PUF 장치.

제11항에 있어서, 상기 다수의 취약셀 검출 회로는 감지 신호와 반전 감지 신호가 모두 상기 트립 전압보다 높은 전압 레벨을 갖거나 낮은 전압 레벨을 가지면, 상기 선택된 PUF 셀이 정상셀인 것으로 판별하여 상기 레벨 라이트백 시작 신호를 비활성화하여 출력하고, 감지 신호와 반전 감지 신호 중 하나만 상기 트립 전압보다 높은 전압 레벨을 갖거나 낮은 전압 레벨을 가지면, 상기 선택된 PUF 셀이 취약셀인 것으로 판별하여 상기 레벨 라이트백 시작 신호를 활성화하여 출력하는 PUF 장치.

제11항에 있어서, 상기 취약셀 식별 회로는 상기 감지 증폭 회로가 프리차지 구간에 선택된 PUF 셀에 포함된 2개의 메모리 셀의 저항차를 감지하고, 증폭 구간에 증폭한 감지 신호쌍을 인가받아 상기 취약셀을 식별하는 PUF 장치.

제9항에 있어서, 상기 라이트백 회로는 상기 감지 신호쌍의 전압 레벨에 따라 상기 비트라인쌍 중 하나의 비트라인으로 전원 전압을 인가하는 비트라인 경로 회로; 및 상기 감지 신호쌍의 전압 레벨에 따라 상기 소스라인쌍 중 하나의 소스라인으로 접지 전압을 인가하는 소스라인 경로 회로를 포함하는 PUF 장치.

제18항에 있어서, 상기 비트라인 경로 회로는 상기 비트라인쌍 중 제1 비트라인과 제1 공통 노드 사이에 연결되고 게이트로 상기 감지 신호쌍 중 반전 감지 신호가 인가되는 제1 PMOS 트랜지스터와, 상기 비트라인쌍 중 제2 비트라인과 상기 제1 공통 노드 사이에 연결되고, 게이트로 상기 감지 신호쌍 중 감지 신호가 인가되는 제2 PMOS 트랜지스터, 및 상기 전원 전압과 상기 제1 공통 노드 사이에 연결되고, 게이트로 상기 라이트백 시작 신호와 라이트백 신호를 논리곱하여 생성되는 라이트 인에이블 신호가 인가되는 제3 NMOS 트랜지스터를 포함하는 PUF 장치.

제19항에 있어서, 상기 소스라인 경로 회로는 상기 소스라인쌍 중 제1 소스라인과 제2 공통 노드 사이에 연결되고 게이트로 상기 감지 신호쌍 중 감지 신호가 인가되는 제1 NMOS 트랜지스터와, 상기 소스라인쌍 중 제2 소스라인과 상기 제2 공통 노드 사이에 연결되고, 게이트로 상기 감지 신호쌍 중 반전 감지 신호가 인가되는 제2 NMOS 트랜지스터, 및 상기 제2 공통 노드와 상기 접지 전압 사이에 연결되고, 게이트로 라이트 인에이블 신호가 반전된 반전 라이트 인에이블 신호가 인가되는 제3 NMOS 트랜지스터를 포함하는 PUF 장치.