프로젝트 소개
본 과제는 반도체 칩을 만들 때 필요한 기본적인 설계 요소들을 모아둔 파운데이션 라이브러리의 성능을 전력 소모(Power), 동작 속도(Performance), 칩 면적(Area) 측면에서 향상시키는 기술을 개발하는 연구임. 특히 90나노미터 CMOS 이미지 센서(CIS) 공정에 최적화된 라이브러리 개발을 목표로 함.
연구 목표는 1.2V 90nm CIS용 UHD(Ultra High Density) 스탠다드 셀 설계 및 Design Kit 제작, 100MHz POC(Power On Control) IO 설계, 4Kbits PolyFuse OTP IP 설계, 그리고 64Kbits VIA ROM Compiler 설계임. 핵심 연구 내용은 1.2V 90nm CIS용 UHD 스탠다드 셀의 회로 및 배치 설계와 Design Kit 제작, 100MHz POC IO의 기능 및 전원/접지 회로 설계 및 배치 검증, 4Kbits PolyFuse OTP IP의 설계 스펙 검토 및 회로/배치 설계, 64Kbits VIA ROM Compiler의 설계 스펙 검토, 회로/배치 설계, Verilog Model 및 회로/배치/Liberty/LEF File 엔진 생성임. 기대 효과는 1.2V 90nm CIS용 파운데이션 라이브러리 PDK 제공이며, UHD 스탠다드 셀은 Tapless 및 Multi-Height 구조를 적용하여 Cell Height와 Power 감소 및 Logic Area 축소가 가능함. 100MHz POC IO는 Core Power Off 시 발생하는 Leakage 및 false 통신 문제 방지 및 PAD 상태 제어에 기여하며, 4Kbits PolyFuse OTP IP는 CIS 공정 기반의 PolyFuse OTP Cell 회로를 활용하고, 64Kbits VIA ROM Compiler는 Top Metal M3, Program VIA1, 수 천개 이상의 Memory Instance로 구성됨. 또한, 신규 일자리 8명 창출이 예상됨.