티키타카 알고리즘과 고성능 시냅스 소자의 co-optimization을 통한 뉴로모픽/인메모리 연산칩 구현기술 개발

본 과제는 뉴로모픽 컴퓨팅을 위해 시냅스 소자와 주변 회로를 맞춰, 인공지능 연산을 더 적은 전력으로 수행하는 기반 기술을 개발하는 연구임. 연구 목표는 tiki-taka 알고리즘 구현에 적합한 ECRAM, RRAM, 커패시터 기반 전하 저장형 시냅스 소자 3종 최적화와 물리 시뮬레이션 기반 컴팩 모델 확보, 다중 시냅스 어레이 지원 저전력·저면적 CMOS 뉴런 회로 및 소자 비이상적 갱신 특성까지 고려한 학습 알고리즘 개발임. 기대 효과는 로직-메모리 통합형 차세대 뉴로모픽 시스템 및 평가 기준 정립, 저전력 고성능 인공지능 연산 가속과 메모리·로직 반도체 원천기술 확보, 라이브러리화·통합 설계 IP 사업화임.