지난 10년 동안 SAR ADC는 노이즈 셰이핑(NS)으로 고해상도 영역으로까지 확장되어 왔다. 파이프라인 아키텍처와 결합되면 변환 속도 또한 개선될 수 있다. 그러나 파이프라인 아키텍처에서 잔차 증폭기(RA)에 대한 정확도 요구사항은 종종 매우 비용이 큰 편이어서, RA에 대한 전력 및 이득-캘리브레이션 부담을 회피하기 위한 여러 기법이 보고되어 왔다. 이득-오차 셰이핑(GES) 기법 [1]은 RA 이득-오차로 인해 발생하는 양자화 누설 오차를 형상화하지만, 추가적인 아날로그 구성요소와 디지털 처리 요구가 따른다. 2-0 MASH 구조 [2]는 RA 이득-오차에 대한 고유한 허용오차를 갖지만, 아날로그 NTF와 디지털 NTF 사이의 가능한 불일치로 인해 일반적인 MASH DSM과 마찬가지로 성능이 제한될 수 있다. 상기 문제들에 동기부여하여, 본 논문은 이중 잔차(D-R) 파이프라인 아키텍처의 백엔드 ADC를 위한 -차 노이즈 셰이핑 인터폴레이팅-SAR(NS ISAR) ADC를 제안하며 [3], 여기서는 RA 이득 정확도에 대한 부담이 없다. 또한 커패시티브 인터폴레이팅 DAC에 대한 분할(Segmentation) 기법을 제안하여, 커패시티브 인터폴레이션의 기생 민감도(parasitic sensitiveness)를 해결함으로써 달성 가능한 해상도를 향상시키고자 하며(SONR +20dB 개선), RA의 부담이 전력, 캘리브레이션 및 선형성 측면에서 완화되었을 때, 180nm CMOS 공정에서 제작된 프로토타입 파이프라인 ADC는 캘리브레이션 없이 OSR 8에서 1.5MHz BW 대역폭에서 SNDR 81.2dB를 달성한다.
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