본 연구는 단일 개루프 잔차 증폭기(RA)를 사용하는 12비트 200 MS/s 듀얼-레지듀얼 파이프라인(successive approximation registers, SAR) 아날로그-디지털 변환기(ADC)를 제시한다. SAR 변환 방식의 고유한 특성을 활용하여 제안된 ADC는 단일 RA로부터 두 개의 잔차(residue) 레벨을 순차적으로 생성함으로써, 단계 간 이득 매칭 보정의 필요성을 제거한다. 순차적으로 생성된 두 잔차를 변환하기 위해 용량성 보간(interpolating) SAR ADC(I-SAR ADC)도 함께 제안한다. I-SAR ADC는 기존 SAR ADC와 마찬가지로 단 하나의 비교기, CDAC, 그리고 제어 논리로 구성되므로 매우 컴팩트하다. 또한 I-SAR ADC는 잔차 보간을 위해 정적 전력 소모가 필요 없다. 40 nm CMOS 기술로 제작된 프로토타입 ADC는 유효 면적 0.026 mm2를 차지한다. 나이퀴스트 입력에서 200 MS/s 샘플링 레이트로 동작할 때 ADC는 각각 SNDR(Signal-to-Noise distortion ratio) 62.1 dB 및 67.1 dB SFDR(Spurious-Free Dynamic Range)을 달성한다. 총 소모 전력은 0.9 V 전원에서 3.9 mW이다. 단계 간 불일치 보정 없이도, ADC는 Walden Figure-of-Merit(FoM) 19.0 fJ/conversion-step을 달성한다.

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