저전력 고성능 SAR·파이프라인-SAR 아날로그-디지털 변환기(ADC) 집적회로 연구

Low-Power High-Performance SAR and Pipelined-SAR ADC Integrated Circuit Research

연구 내용

전하 분배 기반 CDAC 구조와 버퍼 임베딩, skip-reset 및 델타-리드아웃을 적용해 저전력 SAR ADC를 구현하고, 단일 증폭기 기반 파이프라인-SAR 아키텍처로 보정 부담을 줄이는 연구

본 분야는 CMOS 공정에서 전력 효율과 선형성을 동시에 확보하기 위한 ADC 집적회로 설계에 초점을 둡니다. 단일 전원 기반에서 신호 스윙을 확보하기 위한 capacitive-level shifting bias 스킴과 누설을 줄이는 negative boosting 구조를 적용합니다. 또한 skip-reset 및 inherent chopping을 활용한 저전력 델타-리드아웃 방식을 도입해 스위칭 부하를 줄입니다. 더불어 단일 오픈루프 residue amplifier로 dual-residue를 순차 생성하고, CDAC와 제어로 인터폴레이팅하는 파이프라인-SAR 구조를 통해 이득 매칭 보정 요구를 낮추는 차별성을 가집니다. 연구는 통신용 합성 가능 ADC IP로 확장됩니다.

관련 프로젝트

2건

연구 흐름

초기에는 CDAC 기반 버퍼 임베딩 구조와 단일 전원 동작을 결합하여 rail-to-rail 스윙을 구현하고, level-shifting 바이어스의 누설 및 신뢰성 이슈를 완화하는 설계 방향을 확립했습니다. 이후에는 단일 residue amplifier로 두 개의 residue 레벨을 순차 생성하는 dual-residue 파이프라인-SAR ADC로 확장하여, 단계 간 gain-matching 보정 없이 동작 특성을 유지하는 흐름을 구축했습니다. 최근에는 2022년부터 고속 유무선 통신 시스템을 위한 합성 가능한 ADC IP 개발 과제로 이어지며, 집적회로 설계를 시스템 단위 구현으로 전환하는 궤적을 보입니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

웨어러블 생체신호 측정
CMOS 이미지 센서 판독
고속 유무선 통신 수신부
저전력 센서 노드
온디바이스 아날로그 프론트엔드
다채널 정밀 샘플링
스케일러블 ADC IP
전력 효율 기반 SoC 통합
디지털 보정 부담 저감
ADC 전력 예산 최적화