DRAM 내부 구조 기반 신뢰성·보안 메모리 메커니즘 연구

DRAM Internal Structure for Reliability and Security Mechanisms

연구 내용

DRAM의 내부 구조와 명령 동작을 실험적으로 규명하고, 읽기 교란 완화와 주소 스크램블링 등 신뢰성·보안 메모리 기법을 정밀 검증하는 연구

DRAM이 실제로 수행하는 내부 구조와 오차 특성을 실기기 실험으로 규명하고, 그 결과를 신뢰성 및 보안 메커니즘 설계에 연결합니다. activate-induced bitflips와 retention 특성, row-copy 동작을 기반으로 서브어레이의 크기·구조·동작을 분석하여 선행 정보의 오해를 바로잡습니다. 또한 DRAM read disturbance 완화 기법인 Per-Row Activation Counting의 타이밍 변경이 실제 하드웨어에서 어떤 오버헤드를 만드는지 측정합니다. 메모리 컨트롤러 레벨에서 페이지 정책과 같은 실행 조건을 함께 조절하여 오버헤드를 임계 경로에서 숨기는 방향으로 검증을 수행합니다.

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연구 흐름

초기에는 DRAM 내부 동작을 제조사 문서만으로는 얻기 어려운 문제로 보고, 메모리 커맨드 기반 실험으로 서브어레이 구조와 동작 특성을 도출하는 방식으로 연구를 시작했습니다. 이후에는 rowhammer 관련 원인에 해당하는 관측 결과를 실험 설계로 재검증하면서, 실제 칩 단위에서의 동작 경로를 정리했습니다. 다음 단계로는 PRAC처럼 타이밍 파라미터를 수정하는 교란 완화 기법을 시뮬레이터가 아닌 최신 CPU 기반 실기기에서 분석하여 오버헤드의 실제 크기와 완화 조건을 도출했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

Rowhammer 원인 기반 대응 설계
read disturbance 완화 스케줄링
실기기 기반 DRAM 신뢰성 평가
메모리 커맨드 파라미터 최적화
주소 스크램블링 기반 보안 메모리
차세대 메모리 컨트롤러 검증
페이지 정책 기반 오버헤드 은닉
DRAM 오류 특성 데이터베이스
임베디드 시스템 안정성 향상
대규모 서버 메모리 신뢰성 관리