이산 푸리에 변환(Discrete Fourier transform, DFT)은 디지털 신호 처리에서 신호 분석에 널리 사용되는 방법이다. DFT는 신호를 시간 영역에서 주파수 영역으로 변환하여 추가 처리를 가능하게 한다. DFT의 고정 크기 슬라이딩 윈도우 응용에서 관측자 기반 슬라이딩 DFT(observer-based sliding DFT, oSDFT) 알고리즘은 잘 알려진 블록 지향 고속 푸리에 변환(block-oriented fast Fourier transforms, FFT)보다 안정적이며 정확하고 이론적으로 더 빠른 것으로 입증되어 왔다. 그러나 oSDFT에 대한 하드웨어 구현은 아직 제안되지 않았다. 본 논문에서는 FPGA를 위한 알고리즘의 두 가지 변형에 대해 하드웨어 최적화된 구현을 제시한다. 이러한 구현은 처리 속도와 하드웨어 요구 사항 측면에서 Xilinx FFT 지적 재산권(Intellectual Property)과 비교된다. Vivado IDE를 사용하여 Verilog HDL로 구조를 구현하였으며, 처리 속도를 최대화하고 필요한 하드웨어 자원을 최소화하는 것을 목표로 한다. 샘플 단위 처리 시나리오에서 FPGA 기반 oSDFT 및 FFT 회로를 분석한 결과, oSDFT의 지연과 에너지 사용량은 FFT에 비해 더 작았다. 구현된 구조에서 처리되는 샘플당 지연과 에너지 사용량은 각각 FFT에 비해 최대 9배 및 10배까지 낮다. 또한 이러한 방법에 필요한 자원과 그에 대한 분석도 제시한다.

*본 초록은 AI를 통해 원문을 번역한 내용입니다. 정확한 내용은 하기 원문에서 확인해주세요.