이 논문은 노이즈 셰이핑(NS) 기능을 갖춘 백엔드 정전용량 보간(capacitive interpolating) SAR(서지 접근) 아날로그-디지털 변환기(ADC)를 통합한, 에너지 효율적인 고해상도 이중 잔차(dual-residue, D-R) 파이프라인-연속 근사 레지스터(pipelined-successive approximation register, SAR) ADC를 제시한다. 잔차 증폭기 설계는 잔차가 -노이즈 상쇄를 위해 증폭기에서 사전 증폭되므로 단순화될 수 있다. 또한 제안된 분할 디지털-아날로그 변환기(DAC) 구조는 정전용량 보간에서의 기생 커패시턴스(parasitic capacitance) 제한을 극복하여, D-R 구조의 이득-오차(gain-error) 없는 장점과 함께 해상도를 향상시킨다. 180-nm CMOS 기술로 제작된 프로토타입 ADC는 보정(calibration) 없이, OSR(오버샘플링 비) 8에서 1.5-MHz 대역폭(BW)에서 81.2-dB SNDR(신호대 잡음 및 왜곡 비)과 89.9-dB SFDR(스퓨리어스 프리 동적 범위)을 달성하였으며, Schreier FoM(figure-of-merit)은 170.4-dB이다.
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