7비트 3 GS/s 2채널 시간-인터리빙(time-interleaved) 2단계 플래시(flash) 아날로그-디지털 변환기(ADC)가 유효 해상도 대역폭(ERBW) 7 GHz를 갖는 형태로 제시된다. 단 하나의 용량성 디지털-아날로그 변환기(DAC)를 갖는 정밀(fine) 단계용 기준 임베딩(reference-embedding) 플래시 ADC는 전력 효율과 면적 효율뿐 아니라 입력 대역폭을 개선한다. 제안된 샘플-앤-홀드 공유 구조는 정밀 ADC(FADC)의 입력 정전용량이 미치는 영향을 제거함으로써 입력 대역폭을 향상시킬 뿐 아니라, 조정(coarse) ADC와 FADC 사이의 이득 오차(gain error)를 제거한다. 8회 시간 보간(interpolated)된 FADC에서의 고도화된 순차 슬로프 매칭 오프셋 보정(sequential slope-matching offset calibration) 기법은 전압-대-시간 변환기(voltage-to-time converter)의 이득과 보간 선형성(interpolation linearity)을 개선한다. 40-nm CMOS 공정으로 구현된 프로토타입 ADC는 오프셋 보정 회로를 포함하여 0.03 mm 2 의 면적을 차지한다. 보정 후 측정된 피크 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 0.53과 0.47 LSB이다. 1.49-GHz 입력에서 측정된 신호대잡음 및 왜곡비(SNDR)와 스퍼리어스-프리 다이내믹 레인지(SFDR)는 각각 39.94 dB와 55.78 dB이다. 시간 스큐(time skew) 보정이 없는 경우와 있는 경우의 ERBW는 각각 4.8과 7 GHz이다. 전력 소모는 0.9 V의 공급 전압에서 6.8 mW이며, 3 GS/s에서의 성능지수(figure of merit, FoM)는 변환 스텝당 28 fJ이다.
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