저전력 소모와 하드웨어의 소형화라는 뚜렷한 장점 때문에 SAR ADC는 스케일링된 CMOS 기술에서 특히 매력적이며, 상당한 주목을 받아왔다. SAR ADC에서 변환이 수행된 후 커패시터 디지털-아날로그 변환기(CDAC)에 남는 잔여(residue)는 복잡한 잔여 추출(residue extraction) 회로의 필요성을 없앤다. 이러한 핵심 기능은 고해상도부터 고속에 이르기까지 다양한 응용에서 사용되는, SAR 보조 기반의 수많은 아키텍처 변형을 촉진해 왔다. 본 논문에서는 SAR ADC를 하위 블록으로 포함하는 몇 가지 에너지 효율적인 하이브리드 ADC 아키텍처를 소개한다. 여기에는 (1) DAC 스위칭 전력을 절감하고 타임-인터리빙 ADC에 대해 스큐 오류(skew errors)를 검출할 수 있는 SAR-보조 서브레인지 SAR, (2) 에너지 효율적인 고속 변환을 위한 SAR-플래시 하이브리드, (3) 잔여 이득 정확도(residue gain accuracy)에 대한 엄격한 요구를 제거하는 SAR-보조 이중-잔여 파이프라인 ADC, 및 (4) 디지털 도메인 잡음 결합(digital-domain noise coupling)을 이용하여 필요한 아날로그 적분기(analog integrators)의 수를 줄이는 SAR-보조 델타–시그마 변조기(delta–sigma modulator, DSM)가 포함된다.

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