Time-domain interpolating Flash ADC using Complementary Dynamic Amplifiers
연구 내용
상보 동적 증폭기와 시간영역 인터폴레이션을 결합해 비교기 수와 입력 커패시턴스를 줄이고 고속 저전력 플래시 ADC를 구현하는 연구
고속 플래시 ADC에서 해상도 증가에 따른 비교기 개수와 입력 커패시턴스, 전력 소모 문제를 줄이기 위해 상보 동적 증폭기(CDA)와 시간영역 인터폴레이션 기법을 적용합니다. 인터폴레이션 단계에서 CDA가 필요한 동작을 고효율로 수행하도록 구조를 설계하고, 비교기 수를 줄여 입력 커패시턴스와 전력 효율의 동시 개선을 목표로 합니다. 오프셋 보정 및 구조 최적화를 통해 선형성 특성을 확보하는 방향으로 연구를 수행합니다.
관련 연구 성과
관련 논문
2편
관련 특허
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관련 프로젝트
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연구 흐름
초기 연구에서는 상보 동적 증폭기를 활용해 플래시 ADC의 비교기 부담을 줄이고 시간영역 인터폴레이션 적용 가능성을 검증했습니다. 이후 인터폴레이션 단계를 2배와 4배로 확장하여 입력 커패시턴스와 전력 효율을 함께 개선하는 설계 근거를 축적했습니다. 최근에는 동일 계열 구조에서 인터폴레이션 차수에 따른 성능 및 전력 특성의 설계 상관관계를 정리하고, 보정 후 유효해상도 및 선형성 확보 절차까지 포함해 확장하는 연구를 수행하고 있습니다.
활용 가능성
활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.
관련 논문
구분
제목
Power-efficient 4-bit 40-MS/s Time-domain 2-times Interpolating Flash ADC Using Complementary Latching Technique
A 4-times Interpolating Flash Analog-to-digital Converter based on Complementary Dynamic Amplifiers