이 논문은 디지털 프로그래머블 커패시터(DPCs)에 대해 이전 논문에서 제안한 병렬 구조의 포괄적 분석을 제시한다. 본 연구는 병렬 구조가 Q-인자를 향상시키는 것은 ON 상태와 OFF 상태 간의 정전용량 차이가 특정 역치, 즉 기준 정전용량(criterion capacitance)을 초과할 때에만 해당함을 보여준다. 이러한 현상은, 저 Q-인자 경로가 트랜지스터의 기생 정전용량 및 게이트/바디 바이어싱 저항에 의해 기인하며, 정전용량 차이가 작을 때 고 Q-인자 고정 커패시터들로 형성되는 고 Q-인자 경로보다 더 지배적이 되어 병렬 구조의 Q-인자가 저하되기 때문이다. 따라서 기준 정전용량을 정의하는 것이 중요하며, 방대한 시뮬레이션 없이도 이 값을 결정하기 위한 알고리즘을 제안한다. 이어서 병렬 구조의 스위칭 시간과 Q-인자 간의 관계를 분석하고, 스위칭 시간 요구가 덜 중요한 응용에서 Q-인자를 추가로 향상시키기 위한 방법을 제시한다. 제안된 기준 정전용량 산출 알고리즘을 검증하기 위해 Q-인자 50인 단일 비트 DPC를 제작하였다. 또한 병렬 구조의 DPC에서의 일반적 적용 가능성을 확인하기 위해, 고해상도 계단 정전용량(step capacitance)에 대한 적합성을 검증하기 위해 정전용량 계단이 300 fF인 3비트 DPC와 정전용량 계단이 100 fF인 5비트 DPC를 제작하였다. Q-인자 향상은 두 멀티비트 DPC 모두에서 입증되었다. 공정한 비교를 위해, 멀티비트 설계에 포함된 단일 비트들의 병렬 및 직렬 구조는 정전용량 차이가 동일하도록 하고 칩 면적을 동일하게 설계하였으며, 모든 비트가 동일한 전력 처리 능력을 유지하도록 설계하였다. 측정 결과, 병렬 구조는 3비트 DPC에서 직렬 구조 대비 2 GHz에서 Q-인자를 8.1%–154.1% 향상시켰고, 5비트 DPC에서는 20.1%–151.0% 향상시켰다. 또한 4개의 모든 멀티비트 DPC의 전력 처리 능력은 2 GHz에서 39.6 dBm임이 검증되었다.
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