이 연구 주제는 고성능 컴퓨팅, AI 가속기, 메모리 시스템, 칩렛 기반 패키징 환경에서 요구되는 초고속·저전력 데이터 전송용 집적회로 설계에 초점을 둔다. 연구실은 수십 Gb/s급 이상 직렬 링크, 멀티레벨 신호전송(PAM3, PAM4), 다중 레인 수신기, 칩 간 인터페이스, 글로벌 클럭 분배 구조 등 차세대 유선 통신 회로의 핵심 블록을 집적회로 수준에서 구현한다. 특히 데이터 대역폭은 계속 증가하는 반면 전력과 면적 제약은 더 엄격해지고 있기 때문에, 높은 에너지 효율과 신호 무결성을 동시에 만족시키는 회로 구조 개발이 핵심 과제로 다뤄진다. 연구실의 대표적인 성과로는 collaborative baud-rate CDR, eye-climbing 알고리즘 기반 위상 최적화, 저전력 글로벌 클럭 분배, 단일 종단 clock-referenced PAM3 송수신기, 적응형 보정 및 등화 기법 등이 있다. 이러한 접근은 공급 잡음, 기준 전압 오프셋, 채널 간 간섭, 주파수 오차, 비이상적 샘플링 시점과 같은 실제 시스템 문제를 회로적으로 해결하는 데 목적이 있다. 또한 특허와 논문에서 확인되듯이, forwarded clock을 기준 전압처럼 활용하거나 DFE를 샘플러에 통합하는 방식처럼 전력 소모를 낮추면서도 BER 성능을 개선하는 구조가 적극적으로 연구되고 있다. 이 연구는 단순히 개별 회로 블록의 성능 향상에 그치지 않고, 칩렛 인터커넥트, AI 컴퓨팅 플랫폼, 메모리 테스트 브리지, 고속 패키지 인터페이스와 같은 실제 응용으로 이어질 가능성이 크다. 앞으로는 100Gb/s 이상 멀티레인 링크, Sub-THz 대역 인터페이스, 다양한 표준을 지원하는 멀티모드 송수신기, 설계 자동화와 머신러닝을 활용한 링크 최적화까지 확장될 수 있다. 결과적으로 연구실은 차세대 반도체 시스템에서 병목이 되는 데이터 이동 문제를 집적회로 설계 관점에서 해결하는 핵심 역량을 갖춘 것으로 볼 수 있다.

연구실은 고속 직렬 링크와 고성능 시스템 반도체의 안정적 동작을 위해 필수적인 클록 생성, 위상 동기, 주파수 합성 회로를 중요한 연구 축으로 다룬다. 특히 ADPLL, 링 오실레이터 기반 주파수원, 디지털 제어 지연선, 위상 회전기, 주파수-디지털 변환기와 같은 타이밍 회로는 데이터 전송 품질과 시스템 전체 성능을 좌우한다. 고주파 동작 환경에서는 미세한 지터와 위상 잡음도 링크 성능 저하로 이어지므로, 공정·전압·온도 변화에 강인한 설계가 필수적이다. 대표 논문에서는 8GHz RO 기반 ADPLL에 replica 기반 아날로그 폐루프를 도입하여 공급 잡음에 대한 강건성을 높이고, 매우 낮은 rms 지터를 달성하였다. 또한 다양한 학회 발표 주제에서 볼 수 있듯이, phase-rotating ILCM, digitally controlled delay line, reference spur 저감, phase noise 영향 분석, PI 비선형성 평가 등 타이밍 회로의 세부 문제를 정밀하게 다루고 있다. 이는 단순한 PLL 설계에 머무르지 않고, 실제 링크 환경에서 발생하는 비이상성을 모델링하고 이를 회로 구조 및 보정 기법으로 완화하는 방향으로 연구가 진행되고 있음을 보여준다. 이러한 연구는 서버, AI 가속기, 메모리 인터페이스, 센서 시스템, 차량용 링크 등에서 요구되는 정밀 클록 인프라 구축에 직접 연결된다. 향후에는 더 높은 주파수 대역, 더 낮은 전압 동작, 디지털 친화적 보정 구조, 자동 캘리브레이션, 잡음 예측 기반 설계 기법으로 발전할 가능성이 높다. 연구실의 강점은 타이밍 회로를 개별 블록으로 보지 않고, 고속 통신 시스템의 일부로 통합적으로 최적화한다는 점에 있다.

연구실은 기존 폰노이만 구조의 전력 한계를 극복하기 위한 대안으로 뉴로모픽 집적회로와 스파이킹 신경망(SNN) 하드웨어를 연구한다. 이 분야에서는 생물학적 신경계의 동작 원리를 모사하여, 이벤트 기반 연산과 시간 정보 표현을 통해 매우 낮은 전력으로 지능형 처리를 수행하는 것이 핵심이다. 연구실의 특허와 프로젝트를 보면 뉴런 회로, 시냅스 소자, 시간영역 누적 및 발화 메커니즘, 재구성 가능한 뉴런 어레이, 비휘발성 시냅스 어레이 등 회로와 소자를 아우르는 통합 연구가 수행되고 있다. 특히 time-domain neuron, integrate-and-fire 회로, soft reset 메커니즘, 발화 후 overflow 유지 구조, 오실레이터 위상 잡음이 SNN 성능에 미치는 영향 분석 등은 이 연구실이 SNN의 알고리즘 수준이 아니라 실제 회로 구현 수준에서 문제를 다룬다는 점을 보여준다. 또한 IGZO 전하저장형 시냅스, RRAM 기반 시냅스 어레이와 같이 신소자 기반 메모리 소자를 활용해 집적도와 에너지 효율을 동시에 확보하려는 시도도 두드러진다. 이는 학습 또는 추론용 뉴로모픽 코어를 구현할 때 소자 변동성, 비선형성, 회로 보상, 정확도 저하 문제를 함께 고려해야 함을 의미한다. 이 연구는 초저전력 AI 센서, 엣지 지능형 기기, 실시간 이벤트 처리 시스템 등에서 큰 파급력을 가질 수 있다. 앞으로는 소자-회로-아키텍처 공동 최적화, 학습 가능한 뉴로모픽 코어, 대규모 재구성형 SNN 가속기, 성능 예측 프레임워크와의 연동이 더욱 중요해질 것이다. 연구실은 반도체 회로 설계 역량을 바탕으로, AI 하드웨어의 새로운 계산 패러다임을 구현하는 방향으로 연구 영역을 확장하고 있다.