패턴 인식 응용은 덧셈, 곱셈, 나눗셈을 포함한 광범위한 산술 연산을 수반한다. 이러한 연산을 자원이 제한된 엣지 디바이스에 구현할 경우, 분할(division)이 가장 복잡한 연산임에도 불구하고 전용 하드웨어가 요구된다. 그러나 기존 하드웨어 분할기는 자원 소모와 지연 측면에서 상당한 오버헤드를 초래한다. 이러한 한계를 해결하기 위해, 우리는 이진 로그(binary logarithm)와 구간별 오차 보정(regional error correction)을 활용하여 나눗셈 연산을 근사한다. 경계 영역에서의 근사 오차를 활용해 로그 및 안티로그(antilogarithm) 오프셋을 구성함으로써, 본 접근법은 이진 로그 기반 분할에 내재된 오차를 최소화하면서도 하드웨어 복잡성을 효과적으로 감소시킨다. 또한, Zynq UltraScale+ FPGA 플랫폼에서 합성 및 검증한 6단계 파이프라인 기반 하드웨어 아키텍처를 제안한다. 구현 결과에 따르면, 제안된 분할기는 자원 활용과 전력 절감 측면에서 기존의 분할 방법보다 우수함을 보인다. 더 나아가, 영상 디헤이징(image dehazing) 및 객체 탐지(object detection)에의 적용은 실시간 고성능 컴퓨팅 시스템에서의 잠재력을 시사한다.

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