Binary-Logarithm Arithmetic and Real-Time Filtering Hardware Architectures
연구 내용
이진 로그와 구간 보정으로 곱셈·나눗셈·제곱근 연산을 통합하고 엔트로피 필터를 파이프라인으로 구현하는 실시간 신호처리 하드웨어 연구
영상처리와 패턴 인식에서 반복적으로 요구되는 산술 연산과 필터 연산을 저자원·고속으로 구현하기 위한 하드웨어 아키텍처를 연구합니다. 곱셈, 나눗셈, 제곱근을 기존의 개별 연산 대신 이진 로그 영역 연산으로 통합하여 덧셈·뺄셈·시프트 중심의 구조로 단순화합니다. 또한 이진 로그 기반 근사에서 발생하는 오차를 구간별 보정 항으로 줄여 연산 정확도를 확보합니다. 실시간 필터링 관점에서는 엔트로피 기반 필터의 파이프라인 아키텍처를 구성하여 처리 흐름을 안정적으로 유지하도록 설계합니다. 아울러 디지털 필터 구현에 필요한 가변 모드 동기 생성 구조를 FSM 기반으로 제공하여 영상처리 하드웨어의 유연한 확장을 지원합니다.
관련 연구 성과
관련 논문
3편
관련 특허
1건
관련 프로젝트
0건
연구 흐름
연산 병목을 줄이기 위해 우선 디지털 신호처리에서 반복되는 산술 연산을 로그 도메인으로 변환하는 접근을 정리하고, 통합형 구현이 가능한 연산 흐름을 설계했습니다. 이후 로그와 안티로그를 이용한 곱셈·나눗셈·제곱근의 공통 구조를 구성하고, 오차 발생 지점에 대응하는 보정 항을 도입해 정확도와 하드웨어 효율 사이의 균형을 맞췄습니다. 다음 단계에서는 고정밀 디바이더를 위한 지역 오차 보정과 다단 파이프라인 구현을 수행하여 실시간 적용성을 강화했습니다. 동시에 엔트로피 필터의 파이프라인 아키텍처를 제안하고, 디지털 필터 동기 생성의 가변 모드 요구를 FSM 기반으로 해결하는 특허 성과로 확장했습니다.
활용 가능성
활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.
관련 논문
구분
제목
A novel pipelined architecture of entropy filter
A Unified Hardware Design for Multiplication, Division, and Square Roots Using Binary Logarithms
Accelerating Pattern Recognition with a High-Precision Hardware Divider Using Binary Logarithms and Regional Error Corrections
관련 특허
구분
제목
영상처리장치 내 디지털 필터 구현을 위한 가변모드 동기 생성장치 및 이를 이용한 가변모드 동기 생성방법