본 국가연구소의 최종 목표는 기존의 단일 학문·개별 연구 중심 체계를 뛰어넘어 대학·출연연·산업체·해외기관을 연결하는 개방형 플랫폼 기반의 '문제 해결형 융합 연구소'를 구현하는 것임. 특히, 원자-분자 스케일부터 소자·시스템 레벨까지 아우르는 멀티스케일 접근을 통해 기초과학에서 응용기술까지의 전주기 통합 혁신을 이끌고, 초격차 신소재 및 융합기술을 창출하...
소재
소자
시스템
멀티스케일
인공지능
2
2024년 8월-2027년 8월
|64,537,000원
고신뢰성 확률론적 비트 기반 초저전력 확률론적 컴퓨팅 회로 및 알고리즘 개발
▶ 기존 확률론적컴퓨팅(p-computing) 연구의 한계 : - 기존 연구에서 p-bit의 신뢰성에 대한 분석이 전혀 이루어지지 않았음- 또한 물리적 해석 기반 회로 모델 개발이 없어 주변회로 설계를 위한 시뮬레이션이 어려움- 그리고 p-computing의 에너지효율을 극대화할 수 있는 알고리즘에 대한 연구도 부족함▶ 본 연구과제의 목표 : 1) 2차원 ...
확률론적 컴퓨팅
확률론적 비트
고신뢰성
이차원 반도체 물질
초저전력 연산
3
주관|
2022년 6월-2025년 2월
|450,000,000원
도메인특화 반도체설계 여성 인력양성
본 과제는 도메인특화 반도체설계 분야의 산업 경쟁력 강화를 위해 여성 핵심 인력 양성 체계를 구축하는 연구임.
연구 목표는 학부 전공트랙을 산업계 수요 기반으로 개발·운영하여 기술 인력을 안정적으로 공급하는 데 있음. 핵심 연구 내용은 1차년도 설계 인프라 구축 및 전공트랙 개발, 2차년도 상용 EDA 툴 중심 실무교육과 산학프로젝트 발굴, 3차년도 도메인특화 Circuit 트랙 / SoC 트랙 기반 양성 체계 고도화임. 기대 효과는 반도체 분야 산업경쟁력 강화를 위한 기술 인력양성 및 공급임.
<1차년도> 고균일, 고집적 시냅스소자 어레이 제작 및 측정시스템 구축
- 디지털 스위칭이 가능한 gate-all-around Si nanosheet memory 어레이를 제작함. gate insulator에 charge trap layer(SiNx)을 삽입하여 저장된 전하량에 따라 채널의 전도도가 조절될 수 있음.
- 10×10 이상의 집적도를 가지는 어레이를 8-inch 웨이퍼에 제작하고, 디지털 스위칭의 성능 및 균일도를 평가함.
- 전압 레벨을 조절하여 charge trap layer에 저장되는 전하량을 조절함으로써 multi-level 가중치를 가지는 능력을 확보함. 차후, multi-level에 따른 패턴인식 성능을 비교 분석함.
- 어레이 cell의 가중치를 원하는 대로 변경하고, 이를 기록할 수 있는 전압 인가 및 전류 측정 시스템을 구축함. 다수의 cell에 동시에 접근할 수 있도록 측정시스템을 구축함.
<2차년도> 지도학습 기반 디지털 가중치를 이용한 패턴인식 알고리즘 개발 및 센서소자 제작
- 이진화된 가중치 값 (‘0’ and ‘1’)만을 이용하여 아날로그 가중치를 표현해야 하기 때문에, 이를 위한 지도학습 방식의 패턴인식 알고리즘을 개발함.
- 패턴인식 성능을 검증하기 위한 시뮬레이션 플랫폼(home-made code)을 개발함.
- MNIST 필기체 데이터, Yale 안면 인식 데이터를 이용해여 패턴인식 능력을 정량적으로 검증함.
- 알고리즘의 실험적 검증을 위한 주변회로 설계를 진행함.
- 패턴인식시스템과 융합될 센서소자를 제작함. 탄소나노튜브(carbon nanotube)를 이용한 나노전자소자를 활용하여 gas, strain, pressure 를 측정할 수 있는 소자를 개발함. 여기서 탄소나노튜브 이외의 물질도 테스트하여 안전성 높은 물질을 채택하기로 함.
<3차년도> PCB에 패턴인식 시스템 집적 및 패턴인식 능력 실험적 검증
- 1차년도에 제작한 시냅스소자 어레이를 PCB 위에 집적하고, 이를 측정시스템과 연결함.
- 측정시스템을 통해 2차년도에 개발한 패턴인식 알고리즘을 시냅스소자 어레이에 적용.
- 3×3 binary image 를 이용하여 패턴인식 성능을 실험적으로 검증함.
- 시냅스소자 어레이의 집적도를 높여 (예: 20×20), 더 많은 pixel을 가지는 이미지의 인식을 테스트함.
- 실시간 입력신호 (예: 음성)에 대한 패턴인식을 실험적으로 검증함.
<4차년도> 센서소자와 패턴인식시스템의 융합 및 실제 상황 적용
- PCB에 패턴인식시스템과 센서소자를 함께 집적함.
- 센서로부터 측정된 데이터 생체신호(맥박, 체온) 또는 주변환경 (가스, 압력)등을 실시간으로 측정하고, 이를 패턴인식시스템에 학습시킴.
- 학습된 데이터를 바탕으로 정상상황과 이상상황을 판별함. 예를 들어, 평상시와 다른 맥박의 이상여부를 패턴인식을 통해 판단함.
- 학습 데이터양에 따른 패턴 인식률의 변화를 실험적으로 분석하고, 시뮬레이션 결과와 비교분석함.
<5차년도> 자가학습형 센서시스템 소형화 및 시스템화
- FPGA 와 같은 디지털 chip을 추가적으로 PCB에 집적하여, 주변 측정장비의 연결 없이 단독으로 동작할 수 있는 test board 를 제작함.
- 제작된 test board를 소형화 하여 제품화 수준의 가능성을 검증함
- 전력소모량을 평가하여, 보다 저전력 동작을 할 수 있도록 하는 요인을 분석함.
- 추가적인 학습 알고리즘 도입 및 최적화를 통해 보다 정확도 높은 판별이 이루어질 수 있도록 최적화.
<1차년도> 고균일, 고집적 시냅스소자 어레이 제작 및 측정시스템 구축
- 디지털 스위칭이 가능한 gate-all-around Si nanosheet memory 어레이를 제작함. gate insulator에 charge trap layer(SiNx)을 삽입하여 저장된 전하량에 따라 채널의 전도도가 조절될 수 있음.
- 10×10 이상의 집적도를 가지는 어레이를 8-inch 웨이퍼에 제작하고, 디지털 스위칭의 성능 및 균일도를 평가함.
- 전압 레벨을 조절하여 charge trap layer에 저장되는 전하량을 조절함으로써 multi-level 가중치를 가지는 능력을 확보함. 차후, multi-level에 따른 패턴인식 성능을 비교 분석함.
- 어레이 cell의 가중치를 원하는 대로 변경하고, 이를 기록할 수 있는 전압 인가 및 전류 측정 시스템을 구축함. 다수의 cell에 동시에 접근할 수 있도록 측정시스템을 구축함.
<2차년도> 지도학습 기반 디지털 가중치를 이용한 패턴인식 알고리즘 개발 및 센서소자 제작
- 이진화된 가중치 값 (‘0’ and ‘1’)만을 이용하여 아날로그 가중치를 표현해야 하기 때문에, 이를 위한 지도학습 방식의 패턴인식 알고리즘을 개발함.
- 패턴인식 성능을 검증하기 위한 시뮬레이션 플랫폼(home-made code)을 개발함.
- MNIST 필기체 데이터, Yale 안면 인식 데이터를 이용해여 패턴인식 능력을 정량적으로 검증함.
- 알고리즘의 실험적 검증을 위한 주변회로 설계를 진행함.
- 패턴인식시스템과 융합될 센서소자를 제작함. 탄소나노튜브(carbon nanotube)를 이용한 나노전자소자를 활용하여 gas, strain, pressure 를 측정할 수 있는 소자를 개발함. 여기서 탄소나노튜브 이외의 물질도 테스트하여 안전성 높은 물질을 채택하기로 함.
<3차년도> PCB에 패턴인식 시스템 집적 및 패턴인식 능력 실험적 검증
- 1차년도에 제작한 시냅스소자 어레이를 PCB 위에 집적하고, 이를 측정시스템과 연결함.
- 측정시스템을 통해 2차년도에 개발한 패턴인식 알고리즘을 시냅스소자 어레이에 적용.
- 3×3 binary image 를 이용하여 패턴인식 성능을 실험적으로 검증함.
- 시냅스소자 어레이의 집적도를 높여 (예: 20×20), 더 많은 pixel을 가지는 이미지의 인식을 테스트함.
- 실시간 입력신호 (예: 음성)에 대한 패턴인식을 실험적으로 검증함.
<4차년도> 센서소자와 패턴인식시스템의 융합 및 실제 상황 적용
- PCB에 패턴인식시스템과 센서소자를 함께 집적함.
- 센서로부터 측정된 데이터 생체신호(맥박, 체온) 또는 주변환경 (가스, 압력)등을 실시간으로 측정하고, 이를 패턴인식시스템에 학습시킴.
- 학습된 데이터를 바탕으로 정상상황과 이상상황을 판별함. 예를 들어, 평상시와 다른 맥박의 이상여부를 패턴인식을 통해 판단함.
- 학습 데이터양에 따른 패턴 인식률의 변화를 실험적으로 분석하고, 시뮬레이션 결과와 비교분석함.
<5차년도> 자가학습형 센서시스템 소형화 및 시스템화
- FPGA 와 같은 디지털 chip을 추가적으로 PCB에 집적하여, 주변 측정장비의 연결 없이 단독으로 동작할 수 있는 test board 를 제작함.
- 제작된 test board를 소형화 하여 제품화 수준의 가능성을 검증함
- 전력소모량을 평가하여, 보다 저전력 동작을 할 수 있도록 하는 요인을 분석함.
- 추가적인 학습 알고리즘 도입 및 최적화를 통해 보다 정확도 높은 판별이 이루어질 수 있도록 최적화.