본 연구는 게이트 각도, 게이트 중첩을 통해 제어되는 핀 높이 및 핀-소스/드레인 간 거리, 그리고 기판 바닥 도핑 농도 등 네 가지 매개변수가 DRAM 셀에서의 로우 해머 효과(RHE)에 미치는 영향을 조사한다. D0 및 D1 실패에서 DRAM 셀 바디 전위에 대한 인접 게이트 및 통과 게이트의 영향이 핵심 요인으로 확인되었다. D1 및 D0 실패에 대한 허용 오차를 분석하였으며, 이는 저장 노드 전압이 0.6 V 변화(예: D1 실패의 경우 1.2 V에서 0.6 V로, D0 실패의 경우 0 V에서 0.6 V로)를 유발하는 데 필요한 펄스 수의 역치로 정의하였다. 기울기(θangle)가 상부 최상부 게이트의 상단으로부터 3°, 핀을 덮는 TiN 게이트의 높이(Hfin_overlap)가 12.5 nm, 핀의 높이(Hfin)가 12.5 nm일 때의 D1(D0) 실패 허용 오차는 각각 1.26 × 106 (4.8 × 106), 1.14 × 106 (4 × 107), 및 7.5 × 105 (4.8 × 105)로 나타났다. 일반적으로 θangle가 클수록 RHE 허용 오차는 높아지고 핀 높이가 작을수록 RHE 허용 오차는 더 높아진다. 핀 높이를 감소시키면 RHE는 감소하지만, 동시에 온 전류가 감소하여 문턱전압(VT)과 서브문턱 스윙(SS)이 증가한다. 또한 기판 바닥 도핑 농도(Pdop_bot)를 증가시킴으로써, 온 전류를 감소시키지 않으면서 RHE 허용 오차를 원래 수준의 두 배로 향상시킨다. 따라서 매몰 채널 어레이 트랜지스터(BCAT) 구조를 설계할 때에는 이러한 상충 관계를 신중히 고려해야 하며, RHE 허용 오차를 감소시키기 위한 전략을 수립하기 위해서는 근본 메커니즘에 대한 철저한 이해가 필수적이다. 본 연구의 결과는 차세대 DRAM 아키텍처 개발에 크게 기여하여 안정성과 성능을 향상시킬 것으로 기대된다. 고도 스케일링이 야기하는 신뢰성 문제를 해결함으로써, 본 연구는 고밀도 및 고성능 응용을 위한 DRAM 기술의 지속적인 발전을 위한 기반을 마련한다.
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