다중정밀도·가변 데이터형 AI 가속기 및 SW/HW 코디자인

Multi-Precision and Flexible Data-Format AI Accelerators with SW/HW Co-design

연구 내용

가변 정밀도와 데이터 형식을 동시에 지원하도록 곱셈기·MAC 배열·명령 구조를 설계하고, 모델 탐색과 배치 최적화를 결합해 엣지 인공지능을 효율화하는 연구

본 분야는 다양한 데이터 형식과 연산 형태를 지원하는 AI 가속기 구조를 설계하는 연구입니다. INT와 FP, 또는 서로 다른 비트 조합을 효율적으로 처리하기 위해 all-in-one multiplier와 다중 블록 MAC array를 구성하고, 연산 타입에 따라 배열을 유연하게 분할·결합합니다. 또한 RISC-V 기반 mixed-precision SIMD 확장과 bit packing 메커니즘으로 tinyML 실행을 최적화합니다. 이와 함께 CUDA 가속 attention window 크기 학습, 오라클 기반 NAS 등 모델 탐색을 결합해 SW/HW 동시 최적화 방향을 유지합니다.

관련 프로젝트

2건

연구 흐름

초기에는 다양한 정밀도와 연산 요구를 단일 하드웨어로 수용하기 위한 곱셈기 및 MAC 배열의 공통 구조를 정의했습니다. 이후 데이터 형식별 전용 자원을 줄이기 위해 all-in-one multiplier 개념을 확장하고, MAC 배열을 블록 단위로 분할·융합하는 방식으로 연산 다양성을 흡수했습니다. 이어서 RISC-V 코어에 mixed-precision SIMD를 추가하고, 오라클 기반 탐색 및 서브네트워크 선택 전략으로 목표 제약을 만족하는 배치를 도출하는 방향으로 연구를 심화했습니다. 최근에는 온디바이스 트랜스포머 효율화를 위해 attention window 학습까지 포함한 확장 연구를 수행하고 있습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

INT·FP 다중 정밀도 추론 가속
가변형 MAC 배열 기반 DNN 실행
RISC-V mixed-precision SIMD 확장
tinyML용 서브네트워크 선택
데이터 형식 지원형 엣지 가속기
CUDA 기반 attention window 튜닝
진화형 NAS 기반 경량 모델 탐색
비트 패킹 기반 저오버헤드 양자화 실행
연산 형태별 블록 융합 가속
가속기 친화형 SW/HW 코디자인