멀티코어 가속기는 복잡한 계산 차원을 갖는 최근의 응용을 효율적으로 실행하기 위해 등장하였다. 단일 코어 가속기에 비해 멀티코어 가속기는 더 큰 규모의 통신과 계산을 동시에 처리한다. 그러나 단일 코어 가속기를 위해 맞춤화된 기존 성능 추정 알고리즘은 멀티코어 가속기의 성능을 정확하게 추정할 수 없으므로, 본 연구에서는 멀티코어 가속기를 위한 새로운 성능 추정 알고리즘을 제안한다. 제안하는 알고리즘은 DMAC(direct memory access controller) 각각의 런타임 상태를 기반으로 동적 통신 대역폭을 예측하며, 시간 간격을 고려함으로써 DMAC이 처리하는 통신량을 정확하게 추정할 수 있게 한다. 제안한 알고리즘은 합성곱 신경망과 무선 통신에 대해 평가하였다. 사전 등록된 전송 레벨(transfer level, RTL) 시뮬레이터를 이용한 실험 결과, 시스템 통신 대역폭과 무관하게 제안한 알고리즘은 추정 오차 최대 2.8%로 멀티코어 가속기의 성능을 추정할 수 있음을 보여주었다. 이러한 결과는 Xilinx ZYNQ에서의 하드웨어 구현을 통해서도 검증되었다. 또한 제안한 알고리즘을 사용하여 가속기 코어 차원의 설계 공간을 탐색하였으며, 그 결과 도출된 최적 코어 차원은 각각 기존 멀티코어 가속기와 단일 코어 가속기 대비 성능 이득이 10.8% 및 31.2%에 이르는 것으로 나타났다. 소스 코드는 GitHub 저장소에서 제공된다: https://github.com/SDL-KU/OptAccTile .

*본 초록은 AI를 통해 원문을 번역한 내용입니다. 정확한 내용은 하기 원문에서 확인해주세요.