IEEE 802.11ax(WiFi 6)를 위한 고속 푸리에 변환(FFT) 가속기는 표준이 제시하는 까다로운 성능 요구사항을 충족하도록 설계되어야 한다. 방사수(radix), 메모리 포트, 루프/블록 파이프라이닝과 같은 여러 아키텍처 선택지로 구성된 설계 공간을 탐색하여 FFT 가속기를 최적화한다. 또한 각 아키텍처 선택지가 FFT 가속기의 면적과 성능에 미치는 영향을 평가하기 위해 관련 절차적(ablative) 연구를 수행한다. 설계 공간 탐색(DSE)을 효율적으로 수행하기 위해 상용 고수준 합성(high-level synthesis, HLS) 도구를 사용한다. 실험 결과는 기준(baseline)에 비해 방사수-4(radix-4), 듀얼 포트(dual-port), 완전 파이프라인(full-pipelined) FFT 가속기가 지연(latency)을 4.7배 감소시키고 처리량(throughput)을 3배 증가시켜, IEEE 802.11ax의 반복 검출 및 복호(iterative detection and decoding, IDD) 시스템 요구사항을 만족함을 보여준다. 또한 HLS를 활용한 제안된 DSE가 기존의 수작업 코드 기반 RTL 설계에 비해 설계 시간을 현저히 적게 소요하면서도 면적-지연 곱(area-delay product, ADP)에서 5%의 개선을 달성하는 데 도움이 됨이 확인된다.

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