백인환 연구실의 핵심 축 가운데 하나는 원자층증착(ALD)을 기반으로 차세대 반도체용 기능성 박막을 정밀하게 형성하는 공정 기술이다. 연구실은 박막의 두께, 조성, 산화 상태, 결정상, 표면 반응성을 원자층 수준에서 제어함으로써 기존 증착법으로는 구현하기 어려운 고균일·고정밀 반도체 박막을 개발하는 데 집중하고 있다. 특히 미세화가 극단적으로 진행되는 반도체 소자에서는 수 나노미터 이하의 막 두께 편차도 소자 특성에 직접적인 영향을 주기 때문에, ALD의 자기제한적 반응 특성을 활용한 공정 제어가 매우 중요하다. 이 연구실은 SnO, SnO2, InOx, IGZO, Ru, TiO2 등 다양한 산화물 및 금속 박막을 대상으로 전구체 반응, 산화제 선택, 플라즈마 보조 공정, 표면 전처리, 영역선택 증착 기술을 폭넓게 탐구하고 있다. 단순히 박막을 증착하는 수준을 넘어, 산화가 구배 제어, 패시베이션층 설계, 표면 개질을 통한 핵생성 조절, 선택적 습식·건식 식각과 연계된 집적 공정까지 확장하는 것이 특징이다. 최근 학회 발표 및 프로젝트를 보면 DRAM 전극용 SnO2 박막, 고유전 응용을 위한 rutile TiO2 저온 성장, Ru의 영역선택 ALD 등 실제 산업 적용성이 높은 주제를 적극적으로 다루고 있다. 이러한 연구는 초미세 반도체 제조에서 요구되는 저온 공정, 3차원 집적 적합성, 대면적 균일성, 계면 손상 최소화라는 조건을 동시에 만족시키는 기반 기술로 연결된다. 특히 삼성전자 반도체연구소에서의 V-NAND 공정 설계 경력과 연계해, 연구실은 학문적 공정 이해와 산업 현장형 문제 해결을 함께 지향하는 성격이 강하다. 결과적으로 이 연구는 차세대 메모리, 로직, 박막 트랜지스터, 배선 및 전극 구조에 적용 가능한 공정 플랫폼을 제공하며, 국내 반도체 소재·공정 경쟁력 강화에 직접 기여할 수 있다.

연구실의 또 다른 대표 주제는 p형 산화물 반도체 박막과 이를 이용한 고성능 박막 트랜지스터(TFT) 소자 개발이다. 현재 산화물 반도체 분야는 n형 재료 중심으로 발전해 왔지만, 상보형 회로 구현과 저전력 시스템 집적을 위해서는 안정적이고 성능이 우수한 p형 반도체 확보가 필수적이다. 백인환 연구실은 이러한 병목 문제를 해결하기 위해 p형 SnO, Cu2O 등 유망 재료를 중심으로 이동도와 점멸비 사이의 상충관계를 완화하는 전략을 연구하고 있다. 구체적으로는 결정립계에서의 정공 산란 제어, 산화가 구배를 활용한 박막 품질 향상, 게이트 절연막 및 계면층 엔지니어링, 플라즈마 후처리를 통한 전하 수송 특성 조절 등을 수행한다. 학회 발표 주제에서도 top-gate SnO TFT의 히스테리시스 감소, Al2O3 interlayer 적용, Ar/O2 플라즈마 처리에 따른 특성 조절, 수직 적층형 complementary inverter 지향 소자 설계 등이 확인된다. 이는 단순한 재료 탐색을 넘어 소자 구조, 인터페이스, 후공정까지 통합적으로 최적화하려는 접근으로 볼 수 있다. 이 연구가 중요한 이유는 모노리식 3D 집적회로와 같은 차세대 시스템에서 저온 공정 기반의 CMOS 호환 박막 소자가 매우 유망하기 때문이다. 고성능 p형 산화물 TFT가 확보되면 n형 산화물과 결합한 박막형 CMOS 회로, 센서 인터페이스 회로, 유연 전자소자, 차세대 메모리 주변회로 등 다양한 응용으로 확장될 수 있다. 연구실의 관련 국가과제 또한 수직 적층형 CMOS 집적회로 구현을 직접 목표로 하고 있어, 이 분야는 연구실 정체성을 가장 잘 보여주는 중점 연구 영역이라 할 수 있다.

백인환 연구실은 차세대 DRAM 소자를 겨냥한 고유전 박막과 전극 계면 제어 기술에도 집중하고 있다. sub-10 nm급 DRAM 커패시터에서는 단순한 물질 선택만으로는 충분하지 않으며, 유전체와 전극 사이에 형성되는 초박막 계면층의 두께, 조성, 반응성, 결함 분포가 누설전류와 유전 특성을 좌우한다. 따라서 이 연구실은 고유전 박막/전극 계면의 정량 분석과 함께, 계면층 형성 메커니즘을 억제하거나 유리한 방향으로 유도하는 공정 및 소재 전략을 개발하고 있다. 관련 프로젝트와 발표를 보면 DRAM 전극용 SnO2 박막, rutile TiO2의 저온 성장, 고유전 응용용 박막 결정상 유도, 전극 계면 정량화 기술 개발 등이 주요 세부 주제로 나타난다. 특히 seed layer를 이용한 결정상 제어, 저온에서도 rutile 상을 형성할 수 있는 공정 설계, 전극과 유전체 사이의 화학 반응 최소화, 증착 초기 핵생성 거동 제어 등이 중요한 연구 포인트다. 이러한 접근은 미세화된 메모리 소자에서 요구되는 높은 정전용량, 낮은 누설전류, 우수한 신뢰성을 동시에 확보하는 데 핵심적이다. 이 분야의 성과는 차세대 고집적 메모리의 한계를 돌파하는 기반 기술로 이어질 수 있다. 커패시터 구조가 극도로 축소되는 환경에서는 전기적 특성 향상뿐 아니라 열적 안정성, 공정 호환성, 대량 생산 적합성도 함께 고려해야 하므로, 소재-공정-계면-소자 특성의 유기적 연결이 필수적이다. 백인환 연구실은 박막 증착 전문성을 바탕으로 이러한 다층 문제를 통합적으로 다루며, DRAM을 비롯한 미래 메모리 소자의 핵심 재료 플랫폼을 구축하고 있다.