이 연구실은 기존의 이진 기반 CMOS 한계를 넘어서는 삼진 로직(ternary logic) 반도체 소자와 회로 기술을 핵심 축으로 연구한다. 전통적인 디지털 시스템은 0과 1의 두 상태만을 사용하기 때문에 집적도가 높아질수록 배선 복잡도, 전력 소모, 데이터 이동 비용이 빠르게 증가한다. 이에 비해 삼진 로직은 하나의 소자 또는 셀에서 세 개의 안정 상태를 표현할 수 있어, 동일 면적에서 더 높은 정보 밀도를 확보하고 회로 단계 수를 줄일 수 있다는 장점이 있다. 연구실은 이러한 장점을 실제 CMOS 공정과 양립 가능한 형태로 구현하는 데 집중하고 있다. 구체적으로는 터널링 기반 T-CMOS, 정전류 형성 구조, 다중 임계전압 특성, 음의 미분저항(NDR) 기반 소자, 삼진 인버터, 삼진 래치, 삼진 SRAM, 삼진 TCAM 등 소자에서 회로, 메모리 아키텍처까지 폭넓게 다룬다. Nature Electronics와 Nature Communications 등에 발표된 연구에서는 양자 터널링, mobility edge quantization, 이종접합 기반 다중 상태 구현 등을 이용해 안정적인 중간 상태를 갖는 다치 소자를 제시하였다. 또한 28nm급 공정 기반 T-CMOS 기술, compact model, SPICE 모델링, 공정 변동성 분석, 신뢰성 평가까지 수행하여 실제 반도체 설계 환경에서 활용 가능한 기술로 고도화하고 있다. 이 연구의 궁극적 목표는 저전력·고집적·고효율 컴퓨팅을 위한 새로운 논리 및 메모리 패러다임을 제시하는 것이다. 특히 엣지 AI, always-on 시스템, 메모리 인터페이스, 컴퓨팅 인 메모리(CIM), 고밀도 검색 메모리와 같은 응용 분야에서 삼진 로직은 전력과 면적을 동시에 줄일 수 있는 잠재력이 크다. 연구실은 소자 물리, 공정 최적화, 회로 설계, 시스템 응용을 연결하는 전주기 연구를 통해, 차세대 시스템반도체의 핵심 플랫폼으로서 다치 논리 기술의 실용화를 추진하고 있다.

이 연구실의 또 다른 대표 분야는 CMOS 호환 테라헤르츠(THz) 검출기와 이미징 시스템 개발이다. 테라헤르츠 대역은 보안 검색, 비파괴 검사, 디스플레이 결함 진단, 바이오·의료 영상, 차세대 센서 응용 등에서 높은 활용 가능성을 가지지만, 기존 기술은 감도, 해상도, 실시간성, 대면적 구현 측면에서 제약이 컸다. 연구실은 이러한 한계를 극복하기 위해 반도체 트랜지스터 기반 플라즈모닉 검출 메커니즘과 안테나 집적 구조를 결합한 새로운 THz 센서 플랫폼을 연구하고 있다. 주요 접근법은 비대칭 FET, 플라즈마파 트랜지스터, 트랜지스터-안테나 융합소자(Trantenna), 근접장 검출 구조, 서브파장 개구 집적, 대면적 멀티픽셀 배열 등을 활용하는 것이다. 이를 통해 고감도, 저잡음, 고속 응답 특성을 동시에 확보하고, 65nm CMOS 기반 실시간 THz 이미징, line-scan 센서, 400픽셀급 대면적 영상화, 1k 픽셀급 카메라, OLED 실시간 결함 진단 센서 등으로 확장하고 있다. 또한 TCAD 기반 소자 해석, 임피던스 매칭, 비준정적(non-quasi-static) 모델링, 회로 구동부 및 영상 판독 알고리즘까지 함께 연구하여 실제 시스템 수준의 완성도를 높이고 있다. 이 연구는 단순한 소자 개발을 넘어 산업적 파급력이 큰 응용 기술로 이어진다는 점에서 의미가 크다. 보안 검색 장비, 디스플레이 검사, 비접촉 진단, 실시간 영상 센싱과 같은 분야에서 THz 기술은 기존 광학·전자 센서가 해결하지 못한 문제를 보완할 수 있다. 연구실은 에너지-파장 한계 극복, 고신뢰성 센싱, 대면적 집적, 실시간 프레임 처리 등 실제 상용화 조건을 고려한 연구를 수행함으로써, 차세대 반도체 센서와 이미징 플랫폼의 핵심 원천기술을 확보하고 있다.

연구실은 차세대 반도체 구현을 위해 나노 스케일 소자 물리와 양자 수송 현상에 대한 깊이 있는 연구도 수행한다. 초기 연구부터 단전자 트랜지스터, 실리콘 양자 터널링 소자, band-to-band tunneling, tunnel FET, FIBTET, NDR 소자 등 전하의 양자적 거동을 활용하는 구조를 다뤄 왔으며, 이를 통해 기존 MOSFET 스케일링 한계를 보완하는 새로운 전자소자 가능성을 탐색해 왔다. 이러한 연구는 단순한 현상 관찰이 아니라, 회로 수준에서 활용 가능한 안정적 동작 특성으로 연결하는 데 초점이 있다. 이를 위해 연구실은 소자 설계와 함께 TCAD 시뮬레이션, compact model 개발, SPICE 모델링, 공정 편차 분석, 단채널 효과 면역성 평가, 열공정 버짓 최적화, halo implantation, gate underlap/overlap 설계, 인터페이스 트랩 및 BTI 신뢰성 분석 등을 정교하게 수행한다. 즉, 새로운 소자를 제안하는 데 그치지 않고 실제 파운드리 공정과 설계 자동화 환경에서 재현 가능하도록 만드는 것이 특징이다. 최근 연구에서는 28nm급 공정에서의 삼진 CMOS 구현, 공정 변동 내성 향상, 고이동도/나노시트/수직 나노와이어 구조 적용 등 현실적인 제조성과 확장성을 동시에 고려하고 있다. 이러한 소자 물리 및 모델링 연구는 연구실의 모든 응용 분야를 떠받치는 기반 기술이다. 삼진 로직, 고밀도 메모리, THz 검출기, 뉴로모픽 시스템 등은 결국 정밀한 소자 거동 예측과 공정-회로 연계 설계 없이는 실용화될 수 없다. 연구실은 반도체 소자 물리와 설계 모델의 간극을 줄이는 연구를 통해, 학술적으로는 새로운 나노전자 현상 이해를 확장하고 산업적으로는 차세대 시스템반도체 설계의 신뢰성과 구현 가능성을 높이고 있다.