3D 집적 트랜지스터와 접촉/열 특성 및 음의 커패시턴스 구조 최적화 연구

3D integrated transistors: contact/thermal characterization and negative capacitance structure optimization research

연구 내용

수직 적층 GAA MOSFET, TFET, DRAM 셀을 대상으로 접촉저항·열 특성과 계면/도핑 조건을 분석하고, TCAD 기반 구조 설계로 성능·신뢰성을 동시 최적화하는 연구

수직 적층·게이트 올 어라운드 구조에서 접촉저항과 소자 자기발열이 전기적 성능과 신뢰성에 미치는 영향을 규명하고, 구조 변수에 따른 열·전류 분포를 TCAD로 분석합니다. 또한 음의 커패시턴스 기반 NCDG-TFET에서 스페이서 재료와 언더랩 길이 영향, 이종 메탈 게이트로 RDIBL을 억제하는 설계를 수행합니다. 접촉저항 측정에서는 CBKR 레이아웃 최적화로 전이 길이와 전류 경로를 고려한 정밀 측정 조건을 제시하며, SiGe 바디/드레인 기반 1T DRAM 셀의 유지 및 쓰기/소거 효율을 개선합니다.

관련 프로젝트

1건

연구 흐름

2022년에는 수직 적층 GAA MOSFET에서 wrap-around contact 구조가 접촉저항과 자기발열을 어떻게 개선하는지 열·전기 관점에서 분석했습니다. 같은 시기 SiGe 바디/드레인 기반 1T DRAM 셀을 제안하고 유지 특성과 쓰기/소거 효율을 구조 조건과 연동해 평가했습니다. 이후 음의 커패시턴스 TFET에서 스페이서/언더랩 조건이 캐패시턴스와 동작에 미치는 영향을 다루었고, 2025년에는 이종 메탈 게이트로 RDIBL을 억제하는 방향으로 확장했습니다. 병행하여 CBKR 레이아웃 최적화로 접촉저항 측정 정확도를 높이는 연구를 수행했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

3D 적층 GAA MOSFET 설계
자기발열 억제형 트랜지스터 최적화
정밀 접촉저항 측정 레이아웃
음의 커패시턴스 TFET 소자 셀
RDIBL 저감 게이트 구조
SiGe 기반 DRAM 셀 구조 최적화
TCAD 기반 공정-소자 동시 설계
도핑 제어 기반 채널 성능 확보
전하/열 결합 특성 모델링
차세대 소자 신뢰성 검증 체계