본 논문은 높은 신뢰성과 난수성을 달성할 수 있는 새로운 재구성형 SRAM CRP PUF를 제시한다. 기존의 재구성형 SRAM CRP PUF에서는 부정확한 타이밍 제어가 편향된 응답 출력(response output)을 유발할 수 있으며, 이는 통상 레이아웃 플로어플랜(layout floorplan)에서 두 인버터 배열(inverter arrays)에 대한 입력 제어 신호의 연결 불일치(mismatches)에 기인한다고 설명된다. 우리는 이러한 문제를 해결하기 위해 타이밍 제어 기법과 함께 부가적인(adjunct) NMOS 트랜지스터의 추가를 제안한다. 이를 통해 챌린지(challenge) 및 워드라인(word-line) 입력에 대해 두 인버터 배열 간의 연결 불일치를 제거한다. 또한 응답 출력의 난수성을 달성하기 위해 대칭적 레이아웃(symmetric layout) 기법을 사용한다. 두 인버터 배열의 대칭 배치는 공정(process) 변동으로부터 유래하는 내재적 무작위 출력 특성을 최대화한다. 지연 불일치를 방지하기 위해 프리차지(pre-charge) 입력 신호를 각 배열에 대칭으로 연결한다. 180 nm CMOS 공정을 사용하여 16 × 9비트 재구성형 PUF 어레이(PUF array)를 제작하였고, PUF 셀 면적은 1.2 × 10^4 F2/bit이다. 실험 결과, 40개 칩에 대해 칩 간(inter) 해밍 거리(inter Hamming distance)가 0.4949로 나타났으며, 단일 칩에 대해서는 5000회의 시험(trials) 동안 칩 내(intra) 해밍 거리(intra Hamming distance)가 0.0167로 나타났다. 측정된 최악 비트 오차율(BER)은 명목 조건(1.8 V, 25 °C)에서 4.86%이다. 제안된 프로토타입은 기존의 SRAM CRP PUF와 비교할 때 우수한 신뢰성과 난수성뿐 아니라 작은 실리콘 면적을 보여준다.

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