제목

초소형 저전력 선형 하이브리드 디지털 주파수 합성기 개발

상세 설명

이 연구는 초미세 CMOS 공정을 기반으로 한 초소형·저전력 SoC용 디지털 주파수 합성기(Digital PLL) 개발을 목표로 하고 있습니다. 기존의 비선형 특성을 개선하기 위해 세계 최초로 제안된 MGC-PFD 구조를 적용하고, 루프필터와 대역폭을 최적화해 Lock-Time과 위상 잡음을 동시에 줄이는 새로운 회로 기법을 연구합니다. 또한 Fractional 비트 제어, 지터 저감 기술, 고성능 DCO 회로 설계 등 핵심 회로 기술을 개발해, 세계 최고 수준의 성능을 구현합니다. 완성된 합성기는 클럭 발생기나 온도센서 등 다양한 SoC 회로에 적용되어, 모바일 및 IoT 기기의 전력 효율 향상과 설계 자동화 환경 구축에 기여할 전망입니다. 이를 통해 연구실은 초저전력 반도체 기술의 새로운 기준을 제시하고 있습니다.

기관명

한국연구재단

예산

키워드

프로젝트 기간

2014년 10월 - 2016년 03월

관련 이미지

관련 자료