상보적 전계효과 트랜지스터(Complementary field-effect transistors, CFETs)는 PPA(전력, 성능, 면적)를 개선하기 위한 차세대 소자 구조에 대해 진지하게 연구되어 왔다. 그러나 공정 통합, 구조 최적화, 구현 방식(단일체/순차적) 등과 같은 많은 과제가 여전히 남아 있다. 트랜지스터 수준에서는, n형 및 p형 FET 사이의 수송 불균형이 가장 치명적인 문제 중 하나가 될 수 있는데, 이는 CFET이 본질적으로 n-FET과 p-FET 모두에 대해 동일한 폭을 요구하기 때문이다. 또한 상부 및 하부 FET 사이의 간격 길이(spacing length)와 같은 새로운 매개변수도 등장하였다. 여기서는 이러한 문제를 완화하기 위한 이종(heterogeneous) 채널 설계의 기회를 논의한다.

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