N(N은 자연수) 비트 양자화기로부터 출력되는 N비트 디지털 신호에 응답하여 외부에서 인가되는 복수의 기준 전압 중 하나를 선택하는데 사용되는 복수의 스위치 제어신호를 생성하는 PNM(Pulse Number Modulation) DAC;를 포함하며, 상기 PNM DAC는, 상기 N비트 디지털 신호를 개의 코드 데이터로 변환하는 신호코딩부; 상기 신호코딩부에서 상기 변환된 코드 데이터에 따라 결정되는 PNM 윈도우를 선택하는 윈도우 선택부; 및 상기 PNM 윈도우가 논리 하이 상태인 동안의 외부에서 인가되는 클럭 신호를 이용하여 상기 개의 코드 데이터에 대응하는 PNM 펄스 신호인 상기 복수의 스위치 제어신호를 생성하는 신호처리부;를 포함하는 다중 비트 델타 시그마 모듈레이터.

제1항에 있어서, 상기 다중 비트 델타 시그마 모듈레이터에 인가되는 입력신호에 피드백 신호를 더하는 신호덧셈기; 상기 신호덧셈기로부터 출력되는 신호를 적분하는 루프필터; 상기 루프필터를 거친 아날로그 신호를 상기 N비트 디지털 신호로 변환하는 N비트 양자화기; 및 상기 복수의 스위치 제어신호에 응답하여 상기 복수의 기준 전압 중에서 선택한 상기 피드백 신호를 상기 신호덧셈기에 전달하는 스위치 어레이를 더 포함하는 다중 비트 델타 시그마 모듈레이터.

제2항에 있어서, 상기 루프필터는, 차동 입력단자 및 차동 출력단자를 포함하는 증폭기; 상기 증폭기의 차동 입력단자에 각각 연결된 2개의 입력저항; 및 상기 증폭기의 차동 입력단자와 차동 출력단자를 각각 연결하는 2개의 피드백 커패시터;로 구성되는 적분기를 포함하는 다중 비트 델타 시그마 모듈레이터.

제3항에 있어서, 상기 적분기는, 일 단자가 상기 증폭기의 차동 입력단자 중 하나에 각각 연결된 2개의 덧셈용 저항;을 더 포함하는 다중 비트 델타 시그마 모듈레이터,

제4항에 있어서, 상기 스위치 어레이는, 상기 복수의 스위치 제어신호 중 해당 스위치 제어신호에 응답하여, 상기 복수의 기준 전압에 포함되는 REFP 전압 및 REFM 전압 중 하나를 상기 2개의 덧셈용 저항 중 하나인 제1덧셈용 저항의 다른 일 단자로 스위칭하는 복수의 스위치를 포함하는 제1스위치 어레이; 및 상기 복수의 스위치 제어신호 중 해당 스위치 제어신호에 응답하여, 상기 REFP 전압 및 REFM 전압 중 다른 하나를 상기 2개의 덧셈용 저항 중 나머지 하나인 제2덧셈용 저항의 다른 일 단자로 스위칭하는 복수의 스위치를 포함하는 제2스위치 어레이;를 포함하며, 상기 REFP 전압은 상기 REFM 전압에 비해 상대적으로 높은 전압 준위를 가지는 다중 비트 델타 시그마 모듈레이터.

제5항에 있어서, 상기 복수의 스위치 제어신호는 DAC_P 신호, DAC_M 신호 및 DAC_CM 신호이고, 상기 제1스위치 어레이는, 상기 DAC_P 신호에 응답하여 일 단자에 연결된 상기 REFP 전압을 상기 제1덧셈용 저항의 다른 일 단자로 스위칭하는 제1스위치; 상기 DAC_M 신호에 응답하여 일 단자에 연결된 상기 REFM 전압을 상기 제1덧셈용 저항의 다른 일 단자로 스위칭하는 제2스위치; 및 상기 DAC_CM 신호에 응답하여 상기 복수의 기준전압 중 또 다른 하나인 공통모드 전압 Vcm을 상기 제1덧셈용 저항의 다른 일 단자로 스위칭하는 제3스위치를 포함하고, 상기 제2스위치 어레이는, 상기 DAC_M 신호에 응답하여 일 단자에 연결된 상기 REFP 전압을 상기 제2덧셈용 저항의 다른 일 단자로 스위칭하는 제4스위치; 상기 DAC_P 신호에 응답하여 일 단자에 연결된 상기 REFM 전압을 상기 제2덧셈용 저항의 다른 일 단자로 스위칭하는 제5스위치; 및 상기 DAC_CM 신호에 응답하여 상기 공통모드 전압 Vcm을 상기 제2덧셈용 저항의 다른 일 단자로 스위칭하는 제6스위치를 포함하는 다중 비트 델타 시그마 모듈레이터.

삭제

제6항에 있어서, 상기 신호처리부는, 상기 개의 코드 데이터에 따라, 상기 REFP 전압과 동일한 전압 준위를 가지는 펄스 신호의 개수 및 상기 REFM 전압과 동일한 전압 준위를 가지는 펄스 신호의 개수를 결정하는 다중 비트 델타 시그마 모듈레이터.