복수의 리셋신호, 기준 클럭신호 및 상기 기준 클럭신호와 위상이 반대인 기준 역 클럭신호를 이용하여, 상기 기준 클럭신호와 동기가 일치하는 1/2 디바이드 클럭 신호, 1/4 디바이드 클럭신호 및 1/8 디바이드 클럭신호를 각각 생성하는 클럭신호 디바이더(170); 자동검사장치로부터 수신한 복수의 테스트 제어신호에 응답하여 동작하며, DQS 구동 인에이블 신호, 데이터 스트로브 신호, 데이터 클럭신호, 및 체크 결과 신호를 생성하는 통합 디지털 로직부(130); 상기 기준 클럭신호, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호에 응답하여, 병렬 형태의 상기 데이터 스트로브 신호 및 상기 데이터 클럭신호의 전송 속도를 피검사장치의 데이터 처리 속도에 대응하는 속도로 변환하여 상기 피검사장치에 전송하는 다채널 송신부; 및 상기 기준 클럭신호, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호에 응답하여, 상기 피검사장치로부터 수신한 직렬 형태의 상기 수신 데이터 신호를 병렬 데이터로 변환한 후 상기 통합 디지털 로직부로 전송하는 다채널 수신부;를 포함하며, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호의 주기는 상기 기준 클럭신호의 주기의 각각 1/2배, 1/4배 및 1/8배인 테스트 보조 유닛.

제1항에 있어서, 상기 자동검사장치로부터 출력되는 직렬 형태의 상기 복수의 테스트 제어신호를 병렬 형태의 데이터 형태로 변환하여 상기 통합 디지털 로직부로 전송하는 복수의 디시리얼라이저; 및 상기 통합 디지털 로직부로부터 출력하는 병렬 형태의 상기 체크 결과 신호를 직렬 형태로 변환하여 상기 자동검사장치에 전달하는 복수의 시리얼라이저;를 포함하는 직렬/역직렬 변환부를 더 포함하는 테스트 보조 유닛.

제2항에 있어서, 상기 복수의 테스트 제어신호는, DQS 생성 제어신호, WCK 생성 제어신호 및 DQS 체크 제어신호를 포함하며, 상기 통합 디지털 로직부는, 상기 DQS 생성 제어신호에 응답하여 제1프리엠블, 버스트 및 포스트엠블 신호를 포함하는 상기 데이터 스트로브 신호와 상기 데이터 스트로브 신호를 상기 피검사장치로 전송할 것인가를 결정하는 상기 DQS 구동 인에이블 신호를 생성하는 병렬 DQS 생성부; 상기 WCK 생성 제어신호에 응답하여 제1프리엠블, 제2프리엄블 및 토글 신호를 포함하는 상기 데이터 클럭 신호를 생성하는 병렬 WCK 생성부; 및 상기 DQS 체크 제어신호에 응답하여, 상기 수신 데이터 신호와 미리 저장해 놓은 상기 예상 데이터 신호를 비교한 결과 정보를 포함하는 상기 체크 결과 신호를 생성하는 DQS 체크부;를 포함하는 테스트 보조 유닛.

제2항에 있어서, 상기 다채널 송신부는, 병렬 형태의 상기 DQS 구동 인에이블 신호를 직렬 형태의 송신 인에이블 신호로 변환하는 DQS 인에이블 신호 변환부; 상기 송신 인에이블 신호에 응답하여 병렬 형태의 상기 데이터 스트로브 신호를 직렬 형태로 변환하는 데이터 스트로브 송신부; 및 병렬 형태의 상기 데이터 클럭 신호를 직렬 형태로 변환하는 데이터 클럭 송신부;를 포함하는 테스트 보조 유닛.

제4항에 있어서, 상기 DQS 인에이블 신호 변환부는, 병렬 형태의 상기 DQS 구동 인에이블 신호를 직렬 형태의 상기 송신 인에이블 신호로 변환하는 제1 시리얼라이저를 포함하고, 상기 데이터 스트로브 송신부는, 병렬 형태의 상기 데이터 스트로브 신호를 직렬 형태의 데이터 스트로브 신호로 변환하는 제2 시리얼라이저 및 상기 송신 인에이블 신호에 응답하여 상기 제2 시리얼라이저의 출력을 전류모드의 출력신호로 변환하는 제1 전류모드 로직 드라이버를 포함하며, 상기 데이터 클럭 송신부는, 병렬 형태의 상기 데이터 클럭 신호를 직렬 형태의 데이터 클럭 신호로 변환하는 제3 시리얼라이저 및 상기 제3 시리얼라이저의 출력을 전류모드의 출력신호로 변환하는 제2 전류모드 로직 드라이버를 포함하며, 상기 제1 시리얼라이저 내지 상기 제3 시리얼라이저는, 상기 기준 클럭신호, 상기 1/2 디바이드 클럭신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호를 이용하여, 변환한 직렬 형태의 데이터의 전송속도가 상기 피검사장치의 데이터 처리 속도에 대응하도록 하는 테스트 보조 유닛.

제5항에 있어서, 상기 데이터 스트로브 송신부는, 상기 제2 시리얼라이저의 출력의 구동 능력을 향상시켜 상기 제1 전류모드 로직 드라이버로 전송하는 제1 사전 드라이버; 및 상기 제3 시리얼라이저의 출력의 구동 능력을 향상시켜 제2 전류모드 로직 드라이버로 전송하는 제2 사전 드라이버르를 더 포함하는 테스트 보조 유닛.

제6항에 있어서, 상기 제1 사전 드라이버는, 상기 송신 인에이블 신호에 응답하여 동작하는 테스트 보조 유닛.

제5항에 있어서, 상기 DQS 구동 인에이블 신호, 상기 데이터 스트로브 신호 및 상기 데이터 클럭 신호는, 직렬 형태의 16비트 데이터인 테스트 보조 유닛.

제8항에 있어서, 상기 제1 시리얼라이저 내지 상기 제3 시리얼라이저 각각은, 8개의 2:1 시리얼라이저를 이용하여 16비트 데이터를 8 비트 직렬 데이터로 변환하는 제1 스테이지; 4개의 상기 2:1 시리얼라이저를 이용하여 상기 제1 스테이지로부터 출력되는 8 비트 직렬 데이터를 4비트 직렬 데이터로 변환하는 제2 스테이지; 2개의 상기 2:1 시리얼라이저를 이용하여 상기 제2 스테이지로부터 출력되는 4비트 직렬 데이터를 2 비트 직렬 데이터로 변환하는 제3 스테이지; 및 하나의 상기 2:1 시리얼라이저를 이용하여 상기 제3 스테이지로부터 출력되는 2비트 직렬 데이터를 1비트 직렬 데이터로 변환하는 제4 스테이지를 포함하며, 상기 2:1 시리얼라이저는 2개의 데이터를 병렬로 수신하여 2개의 직렬 데이터로 변환하며, 상기 제1 스테이지 내지 상기 제4 스테이지는 상기 1/8 디바이드 클럭신호, 상기 1/4 디바이드 클럭신호, 상기 1/2 디바이드 클럭신호 및 상기 기준 클럭신호에 응답하여 각각 동작하는 테스트 보조 유닛.

제2항에 있어서, 상기 다채널 수신부는, 상기 피검사장치로부터 출력하는 상기 수신 데이터 신호 중 하나의 수신 데이터신호를 샘플링하는 제1 샘플러; 상기 피검사장치로부터 출력하는 상기 수신 데이터 신호 중 다른 하나의 수신 데이터 신호를 샘플링하는 제2 샘플러; 및 상기 제1 샘플러 및 상기 제2 샘플러로부터 각각 출력하는 1비트의 수신 데이터 신호를 직렬 형태의 16비트 데이터 신호로 변환하여 상기 통합 디지털 로직부로 전송하는 제1 디시리얼라이저;를 포함하며, 상기 제1 샘플러, 상기 제2 샘플러 및 상기 제1 디시리얼라이저는, 상기 기준 클럭신호, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호 중 적어도 하나를 이용하여 동작하는 테스트 보조 유닛.

제2항에 있어서, 외부에서 인가되는 클럭신호 및 상기 클럭신호와 위상이 반대인 역 클럭신호에 미리 설정한 비율로 가중치를 주어 평균을 취하여 상기 기준 클럭신호 및 상기 기준 역 클럭신호를 생성하는 위상인터폴레이터를 더 포함하는 테스트 보조 유닛.

제2항에 있어서, 상기 클럭신호 디바이더는, 복수의 리셋신호, 기준 클럭신호 및 상기 기준 클럭신호와 위상이 반대인 기준 역 클럭신호를 이용하여, 상기 기준 클럭신호와 동기가 일치하는 1/2 디바이드 클럭 신호, 1/4 디바이드 클럭신호 및 1/8 디바이드 클럭신호를 각각 생성하는 송신용 클럭신호 디바이더; 및 복수의 리셋신호, 기준 클럭신호 및 상기 기준 클럭신호와 위상이 반대인 기준 역 클럭신호를 이용하여, 상기 기준 클럭신호와 동기가 일치하는 1/2 디바이드 클럭 신호, 1/4 디바이드 클럭신호 및 1/8 디바이드 클럭신호를 생성하는 수신용 클럭신호 디바이더를 포함하며, 상기 송신용 클럭신호 디바이더로부터 출력되는 상기 기준 클럭신호, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호는 상기 출력부를 구동하는데 사용되며, 상기 수신용 클럭신호 디바이더로부터 출력되는 상기 기준 클럭신호, 상기 1/2 디바이드 클럭 신호, 상기 1/4 디바이드 클럭신호 및 상기 1/8 디바이드 클럭신호는 상기 수신부를 구동하는데 사용되는 테스트 보조 유닛.

제2항에 있어서, 상기 클럭신호 디바이더는, 상기 복수의 리셋신호 중 하나인 제1 리셋신호, 상기 기준 클럭신호 및 상기 기준 역클럭신호에 응답하여 위상이 동일한 2개의 상기 1/2 디바이드 클럭신호를 생성하는 제1 디바이더 회로; 상기 복수의 리셋신호 중 하나인 제2 리셋신호, 2개의 상기 1/2 디바이드 클럭신호에 응답하여 위상이 동일한 2개의 상기 1/4 디바이드 클럭신호를 생성하는 제2 디바이더 회로; 및 상기 복수의 리셋신호 중 하나인 제3 리셋신호, 2개의 상기 1/4 디바이드 클럭신호에 응답하여 위상이 동일한 2개의 상기 1/8 디바이드 클럭신호를 생성하는 제3 디바이더 회로;를 포함하는 테스트 보조 유닛.

제13항에 있어서, 상기 제1 디바이더 회로는, 일 입력단자에는 상기 제1 리셋신호가 인가되고 다른 일 입력단자에는 상기 2개의 상기 1/2 디바이드 클럭신호 중 하나가 인가되는 제1 노어 게이트; 상기 제1 노어게이트의 출력신호를 상기 기준 클럭신호를 한 주기 지연시킨 상기 1/2 디바이드 클럭신호 중 하나를 생성하는 제1-1 D플립플롭; 상기 1/2 디바이드 클럭신호 중 다른 하나의 신호의 위상을 반전시키는 제1 인버터; 및 상기 제1 인버터의 출력신호를 상기 기준 역클럭신호를 한 주기 지연시킨 상기 1/2 디바이드 클럭신호 중 다른 하나를 생성하는 제1-2 D플립플롭을 포함하고, 상기 제2 디바이드 회로는, 일 입력단자에는 상기 제2 리셋신호가 인가되고 다른 일 입력단자에는 상기 2개의 상기 1/4 디바이드 클럭신호 중 하나가 인가되는 제2 노어 게이트; 상기 제2 노어게이트의 출력신호를 상기 1/2 클럭신호 중 하나의 클럭신호를 한 주기 지연시킨 상기 1/4 디바이드 클럭신호 중 하나를 생성하는 제2-1 D플립플롭; 상기 1/4 디바이드 클럭신호 중 다른 하나의 신호의 위상을 반전시키는 제2 인버터; 및 상기 제2 인버터의 출력신호를 상기 1/2 클럭신호 중 다른 하나의 클럭신호를 한 주기 지연시킨 상기 1/4 디바이드 클럭신호 중 다른 하나를 생성하는 제1-2 D플립플롭을 포함하고, 상기 제3 디바이드 회로는, 일 입력단자에는 상기 제3 리셋신호가 인가되고 다른 일 입력단자에는 상기 2개의 상기 1/8 디바이드 클럭신호 중 하나가 인가되는 제3 노어 게이트; 상기 제3 노어게이트의 출력신호를 상기 1/4 클럭신호 중 하나의 클럭신호를 한 주기 지연시킨 상기 1/8 디바이드 클럭신호 중 하나를 생성하는 제3-1 D플립플롭; 상기 1/8 디바이드 클럭신호 중 다른 하나의 신호의 위상을 반전시키는 제3 인버터; 및 상기 제3 인버터의 출력신호를 상기 1/4 클럭신호 중 다른 하나의 클럭신호를 한 주기 지연시킨 상기 1/8 디바이드 클럭신호 중 다른 하나를 생성하는 제3-2 D플립플롭을 포함하는 테스트 보조 유닛.

제14항에 있어서, 상기 자동검사장치로부터 출력되는 상기 복수의 테스트 제어신호를 버퍼링하여 상기 복수의 시리얼라이저에 전송하는 복수의 전송 버퍼; 및 상기 통합 디지털 로직부로부터 출력하는 상기 체크 결과 신호를 버퍼링하여 상기 자동검사장치로 전송하는 복수의 수신 버퍼를 포함하는 버퍼부;를 더 포함하는 테스트 보조 유닛.

제1항에 있어서, 상기 피검사장치는, DDR(Low Power DDR, LPDDR) 또는 LPDDR5 중 하나인 테스트 보조 유닛.

제1항에 있어서, 상기 테스트 보조 유닛은, 상기 자동검사장치 및 상기 피검사장치와 물리적으로 분리된 상태로 동작하는 테스트 보조 유닛.