| 번호 | 청구항 |
|---|---|
| 1 | 도전성 기판;상기 도전성 기판 상의 게이트 절연층;상기 게이트 절연층 상의 채널층; 및상기 채널층의 양단에 각각 배치된 소스 전극과 드레인 전극;을 구비하며,상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함하는 그래핀 전자소자. |
| 2 | 제 1 항에 있어서, 상기 반도체층은:실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, Ⅲ-V족 반도체를 포함하는 그래핀 전자소자. |
| 3 | 제 2 항에 있어서, 상기 반도체층은 InZnO로 이루어진 그래핀 전자소자. |
| 4 | 제 3 항에 있어서, 상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자. |
| 5 | 제 1 항에 있어서,상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자. |
| 6 | 제 1 항에 있어서, 상기 복수의 그래핀 아일랜드는 1~3층의 그래핀으로 이루어진 그래핀 전자소자. |
| 7 | 제 1 항에 있어서, 상기 복수의 그래핀 아일랜드는 상기 게이트 절연층과 상기 반도체층 사이에 배치된 그래핀 전자소자. |
| 8 | 기판;상기 기판 상의 채널층; 상기 채널층 상의 게이트 절연층; 상기 게이트 절연층 상의 게이트 전극; 및상기 채널층의 양단에 각각 연결된 소스 전극과 드레인 전극;을 구비하며,상기 채널층은 반도체층과 상기 반도체층에 직접 접촉하며 이격된 복수의 그래핀 아일랜드를 포함하는 그래핀층을 포함하는 그래핀 전자소자. |
| 9 | 제 8 항에 있어서, 상기 반도체층은:실리콘, 유기물 반도체, 비정질 산화물 반도체, 2차원 전이금속 칼코게나이드, Ⅲ-V족 반도체를 포함하는 그래핀 전자소자. |
| 10 | 제 9 항에 있어서, 상기 반도체층은 InZnO로 이루어진 그래핀 전자소자. |
| 11 | 제 10 항에 있어서, 상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자. |
| 12 | 제 8 항에 있어서,상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자. |
| 13 | 제 8 항에 있어서, 상기 복수의 그래핀 아일랜드는 1~3층의 그래핀으로 이루어진 그래핀 전자소자. |
| 14 | 제 8 항에 있어서, 상기 복수의 그래핀 아일랜드는 상기 게이트 절연층과 상기 반도체층 사이에 배치된 그래핀 전자소자. |
| 15 | 도전성 기판 상에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상에 그래핀 시트를 배치하는 단계;상기 그래핀 시트 상에 반도체층 형성 소스 용액을 도포하는 단계;상기 기판을 열처리하여 상기 그래핀 시트를 복수의 그래핀 아일랜드를 포함하는 그래핀층으로 만들고, 상기 반도체층 형성 소스 용액을 산화하여 반도체층을 형성하는 단계; 및상기 반도체층 및/또는 상기 그래핀층의 양단에 각각 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 그래핀 전자소자의 제조방법. |
| 16 | 제 15 항에 있어서, 상기 반도체층은 InZnO로 이루어진 그래핀 전자소자의 제조방법. |
| 17 | 제 16 항에 있어서, 상기 반도체층은 1~30nm 두께로 이루어진 그래핀 전자소자의 제조방법. |
| 18 | 제 15 항에 있어서,상기 열처리는 400~500℃에서 수행되는 그래핀 전자소자의 제조방법. |
| 19 | 제 15 항에 있어서,상기 복수의 그래핀 아일랜드는 1~100nm 의 갭으로 이격되어 있는 그래핀 전자소자의 제조방법. |
