제1 터널 전계 효과 트랜지스터(TFET)를 포함하는 제1 메모리 셀;제2 TFET을 포함하는 제2 메모리 셀;상기 제1 TFET의 게이트 단자와 연결되고, 상기 제2 TFET의 게이트 단자와 연결된 제1 워드 라인;상기 제2 TFET의 일 단자에 연결된 제1 소스 라인;상기 제2 TFET의 타 단자에 연결된 제1 비트 라인; 및상기 제1 메모리 셀 및 상기 제2 메모리 셀에 데이터를 기입하거나 데이터를 소거하는 컨트롤 로직을 포함하되,상기 컨트롤 로직은,상기 제1 메모리 셀에 대한 데이터 기입 명령에 응답하여,상기 제1 워드 라인에 기입 전압을 인가하고,상기 제1 비트 라인에 상기 기입 전압과 동일한 극성의 제1 억제 전압을 인가하고,상기 제1 소스 라인에 접지 전압을 인가하고,상기 제1 메모리 셀에 대한 데이터 소거 명령에 응답하여,상기 제1 워드 라인에 소거 전압을 인가하고,상기 제1 소스 라인에 상기 소거 전압과 동일한 극성의 제2 억제 전압을 인가하고,상기 제1 비트 라인에 상기 접지 전압을 인가하는, 비휘발성 메모리 장치.

제1 항에 있어서,상기 제1 TFET의 일 단자에 연결된 제2 비트 라인; 및상기 제1 TFET의 타 단자에 연결된 제2 소스 라인을 더 포함하고,상기 컨트롤 로직은,상기 제1 메모리 셀에 대한 상기 데이터 기입 명령 또는 상기 데이터 소거 명령에 응답하여,상기 제2 비트 라인 및 상기 제2 소스 라인에 상기 접지 전압을 인가하는, 비휘발성 메모리 장치.

제1 항에 있어서,상기 제2 메모리 셀은,제1 기판;상기 제1 기판 상에 형성되고, 상기 제1 소스 라인과 연결된 제1 소스 영역;상기 제1 기판 상에 형성되고, 상기 제1 비트 라인과 연결된 제1 드레인 영역;상기 제1 워드 라인과 연결된 제1 게이트 전극; 및상기 제1 게이트 전극 및 상기 제1 기판 사이에 위치하고, 데이터의 기입 또는 소거 정보를 저장하는 제1 저장층을 포함하는, 비휘발성 메모리 장치.

제3 항에 있어서,상기 컨트롤 로직은,상기 제1 메모리 셀에 대한 상기 데이터 기입 명령에 응답하여,상기 제1 비트 라인을 통해 상기 제1 드레인 영역에 상기 제1 억제 전압을 전달하고,상기 제1 소스 라인을 통해 상기 제1 소스 영역에 상기 접지 전압을 전달하는, 비휘발성 메모리 장치.

제3 항에 있어서,상기 컨트롤 로직은,상기 제1 메모리 셀에 대한 데이터 소거 명령에 응답하여,상기 제1 비트 라인을 통해 상기 제1 드레인 영역에 상기 접지 전압을 인가하고,상기 제1 소스 라인을 통해 상기 제1 소스 영역에 상기 제2 억제 전압을 인가하는, 비휘발성 메모리 장치.

제3 항에 있어서,상기 제1 저장층은,강유전체를 포함하는, 비휘발성 메모리 장치.

제1 터널 전계 효과 트랜지스터(TFET)를 포함하는 제1 메모리 셀;제2 TFET을 포함하는 제2 메모리 셀;상기 제1 메모리 셀 및 상기 제2 메모리 셀에 데이터를 기입하거나 데이터를 소거하는 컨트롤 로직; 및상기 제1 메모리 셀 및 상기 제2 메모리 셀이 공유하는 제1 워드라인을 포함하되,상기 제2 TFET은,제1 기판과,상기 제1 기판 상에 형성되는 제1 소스 영역과,상기 제1 기판 상에 형성되는 제1 드레인 영역과,상기 제1 워드 라인에 연결되는 제1 게이트 전극과,상기 제1 게이트 전극과 상기 제1 기판 사이에 위치하고, 강유전체를 사용해 데이터의 기입 또는 소거 정보를 저장하는 제1 강유전층을 포함하고,상기 컨트롤 로직은,상기 제1 메모리 셀에 대한 데이터 기입 명령에 응답하여,상기 제1 워드라인에 기입 전압을 인가하고,상기 제1 드레인 영역에 상기 기입 전압과 동일한 극성의 제1 억제 전압을 인가하고,상기 제1 소스 영역에 접지 전압을 인가하고,상기 제1 메모리 셀에 대한 데이터 소거 명령에 응답하여,상기 제1 워드라인에 소거 전압을 인가하고,상기 제1 드레인 영역에 상기 접지 전압을 인가하고,상기 제1 소스 영역에 상기 소거 전압과 동일한 극성의 제2 억제 전압을 인가하는, 비휘발성 메모리 장치.

제7 항에 있어서,상기 제1 TFET은,제2 기판과,제2 소스 영역과,제2 드레인 영역과,상기 제1 워드 라인에 연결되는 제2 게이트 전극과,상기 제2 게이트 전극과 상기 제2 기판 사이에 위치하고, 강유전체를 사용해 데이터의 기입 또는 소거 정보를 저장하는 제2 강유전층을 포함하고,상기 제1 메모리 셀에 대한 상기 데이터 기입 명령 또는 상기 데이터 소거 명령에 응답하여,상기 제2 소스 영역 및 상기 제2 드레인 영역에 상기 접지 전압을 인가하는, 비휘발성 메모리 장치.

제1 터널 전계효과 트랜지스터(TFET)를 포함하는 제1 메모리 셀 및 제2 TFET을 포함하는 제2 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,상기 제1 메모리 셀에 대한 데이터 기입 명령에 응답하여,상기 제1 TFET의 게이트 단자 및 상기 제2 TFET의 게이트 단자에 기입 전압을 인가하고,상기 제2 TFET의 일 단자에 연결된 제1 비트 라인에 상기 기입 전압과 같은 극성의 제1 억제 전압을 인가하고,상기 제2 TFET의 타 단자에 연결된 제1 소스 라인에 접지 전압을 인가하고,상기 제1 메모리 셀에 대한 데이터 소거 명령에 응답하여,상기 제1 TFET의 게이트 단자 및 상기 제2 TFET의 게이트 단자에 소거 전압을 인가하고,상기 제1 소스 라인에 상기 소거 전압과 같은 극성의 제2 억제 전압을 인가하고,상기 제1 비트 라인에 상기 접지 전압을 인가하는 것을 포함하는, 비휘발성 메모리 장치의 동작 방법.

제9 항에 있어서,상기 제1 메모리 셀에 대한 데이터 기입 명령 또는 데이터 소거 명령에 응답하여,상기 제1 TFET의 일 단자에 연결된 제2 비트 라인 및 상기 제1 TFET의 타 단자에 연결된 제2 소스 라인에 상기 접지 전압을 인가하는 것을 더 포함하는, 비휘발성 메모리 장치의 동작 방법.