반도체 기판 상에 수직으로 적층된 복수의 채널층;상기 채널층의 모든 측면을 감싸도록 형성된 게이트 구조물; 및상기 채널층 각각에 대해 독립적으로 연결되어 개별 제어가 가능한 소스 라인 및 드레인 라인;을 포함하고,상기 채널층들 사이에는 전기적 절연을 위한 층간 절연막이 구비되는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제1항에 있어서,상기 게이트 구조물은,산화물 절연층, 강유전체층, 및 금속 게이트 전극이 순차적으로 적층된 구조를 포함하는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제2항에 있어서,상기 강유전체층은,HfO2 기반 강유전체 물질, 또는 페로브스카이트(perovskite) 구조를 갖는 강유전체 물질을 포함하는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제1항에 있어서,상기 채널층은,나노와이어 또는 나노시트 형태로 형성되는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제1항에 있어서,상기 채널층은,소스 영역과 드레인 영역이 동일한 도핑 농도를 가지는 무접합(junctionless) 구조로 형성되는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제1항에 있어서,상기 트랜지스터는, 8F2 단위 면적당 3개 이상의 채널층이 적층되는 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

제1항에 있어서,상기 채널층은, 단결정 실리콘 또는 산화물 반도체 물질로 구성될 수 있으며, 상기 산화물 반도체 물질은 ZnO, In2O3, IGZO 중 어느 하나인 것을 특징으로 하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터.

반도체 기판 상에 실리콘층과 실리콘 저마늄층을 교대로 적층하는 단계;상기 적층된 구조물을 패터닝하여 채널 영역을 정의하는 단계;상기 실리콘 저마늄층을 선택적으로 제거하여 복수의 단결정 실리콘 채널층을 형성하는 단계;상기 채널층 사이에 층간 절연막을 형성하는 단계;상기 채널층의 양측에 소스 및 드레인 영역을 각각 형성하되, 각 채널층별로 독립적인 소스 라인 및 드레인 라인을 연결하는 단계; 및상기 채널층의 모든 측면을 감싸도록 게이트 절연층, 강유전체층 및 금속 게이트 전극을 순차적으로 형성하는 단계;를 포함하는 채널 적층형 게이트-올-어라운드 강유전체 트랜지스터 제조방법.