적어도 하나 이상의 PMOS와 AAT를 연결하여 입력전압에 따라 다른 출력 전압을 출력하는 논리 게이트를 설계하는 단계;를 포함하되,상기 논리 게이트를 설계하는 단계는,드레인 전압 VDD이 연결된 상기 PMOS와 AAT의 게이트를 공통으로 상기 입력전압에 연결시키고, 상기 PMOS의 소스와 AAT의 드레인의 지점을 상기 출력전압에 연결시키고,상기 입력전압이 로우레벨인 -1 이면, 상기 PMOS가 온(ON) 상태가 되고 상기 AAT가 오프(OFF) 상태가 되어 상기 출력전압이 하이레벨인 +1 상태를 출력하고, 상기 입력전압이 0 이면, 상기 PMOS와 AAT가 온(ON) 상태가 되어 상기 출력전압이 0 상태를 출력하고, 상기 입력전압이 하이레벨인 +1 이면, 상기 PMOS와 AAT가 모두 오프 상태가 되어 상기 출력전압이 로우레벨인 -1 상태를 출력하도록 3진 논리 게이트를 설계하는 것을 포함하고,상기 논리 게이트를 설계하는 단계는,상기 PMOS의 고정된 문턱전압 Vtho에서 채널 너비 W의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하고,상기 PMOS의 고정된 채널 너비 W 에서 문턱전압 Vtho의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하고,상기 3진 논리 게이트에서의 출력전압 및 상기 PMOS와 AAT에 흐르는 전류 크기의 관계에 대한 드레인 매칭 조건을 분석하고,상기 확인된 3진 논리게이트의 출력과 PMOS의 문턱전압 Vtho 및 채널너비 W의 관계와 상기 드레인 매칭 조건에 따라 상기 3진 논리 게이트에 필요한 출력 전압을 생성하도록 상기 PMOS의 매개변수인 문턱전압 Vtho에서 채널 너비 W를 선택하여 상기 AAT와 연결하는 것을 더 포함하는, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법.

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제 1항에 있어서,상기 PMOS의 고정된 문턱전압 Vtho에서 채널 너비 W의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하는 것은,상기 0 상태인 출력전압이 상기 PMOS의 채널 너비 W가 증가함에 따라 증가하는 관계를 확인하는 것인, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법.

제 1항에 있어서,상기 PMOS의 고정된 채널 너비 W에서 문턱전압 Vtho의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하는 것은,상기 PMOS의 문턱전압 Vtho이 감소함에 따라 상기 PMOS가 오프상태가 되는 오프 영역이 증가하여 상기 -1 상태인 출력전압의 영역이 증가하는 관계가 확인되는 것인, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법.

제 1항에 있어서,상기 드레인 매칭 조건은,상기 출력전압이 1 상태인 경우, PMOS의 전류크기가 AAT의 전류크기 보다 커야하고,상기 출력전압이 0 상태인 경우, 상기 PMOS의 전류크기와 AAT의 전류 크기의 차이가 미리 설정된 범위 내에 있고,상기 출력전압이 -1 상태인 경우, 상기 PMOS가 OFF 된 상태로서, 상기 AAT의 전류크기가 상기 PMOS의 전류크기보다 커야 하는 것인, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법.

제1항에 있어서,복수의 PMOS 및 AAT를 포함하여 TNAND, TAND, TOR, NCONS, NANY 및 SUM 중 하나 이상을 구현하는 단계를 더 포함하는, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법.

PMOS 및 AAT를 이용한 3진 논리 게이트 설계 장치로서,프로세서;상기 프로세서에 연결된 메모리를 포함하되,상기 메모리는,적어도 하나 이상의 PMOS와 AAT를 연결하여 입력전압에 따라 다른 출력 전압을 출력하는 논리 게이트를 설계하되,상기 논리 게이트를 설계하는 것은,드레인 전압 VDD이 연결된 상기 PMOS 와 AAT 의 게이트를 공통으로 상기 입력전압에 연결시키고, 상기 PMOS의 소스와 AAT의 드레인의 지점을 상기 출력전압에 연결시키고,상기 입력전압이 로우레벨인 -1 이면, 상기 PMOS가 온(ON) 상태가 되고 상기 AAT가 오프(OFF) 상태가 되어 상기 출력전압이 하이레벨인 +1 상태를 출력하고,상기 입력전압이 0 이면, 상기 PMOS와 AAT가 온(ON) 상태가 되어 상기 출력전압이 0 상태를 출력하고, 상기 입력전압이 하이레벨인 +1 이면, 상기 PMOS와 AAT가 모두 오프 상태가 되어 상기 출력전압이 로우레벨인 -1 상태를 출력하도록 3진 논리 게이트를 설계하는 것이고,상기 논리 게이트를 설계하는 것은,상기 PMOS의 고정된 문턱전압 Vtho에서 채널 너비 W의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하고,상기 PMOS의 고정된 채널 너비 W 에서 문턱전압 Vtho의 변경에 따른 상기 3진 논리 게이트의 출력이 변경되는 관계를 확인하고,상기 3진 논리 게이트에서의 출력전압 및 상기 PMOS와 AAT에 흐르는 전류 크기의 관계에 대한 드레인 매칭 조건을 분석하고,상기 확인된 3진 논리게이트의 출력과 PMOS의 문턱전압 Vtho 및 채널너비 W의 관계와 상기 드레인 매칭 조건에 따라 상기 3진 논리 게이트에 필요한 출력 전압을 생성하도록 상기 PMOS의 매개변수인 문턱전압 Vtho에서 채널 너비 W를 선택하여 상기 AAT와 연결하는 것을 더 포함하는, 상기 프로세서에 의해 실행되는 프로그램 명령어들을 저장하는, PMOS 및 AAT를 이용한 3진 논리 게이트 설계 장치.