제10항에 있어서, 상기 PI 도출부는,주요 임플리컨트를 도출하기 위해, 단항연산자 중 ICI(Increment Cycling Inverter) 및 DCI(Decrement Cycling Inverter) 중 적어도 하나를 추가로 이용하는, T-CMOS 기반의 3진 논리회로 설계 장치.

입력된 3진 함수의 특성에 따른 진리표를 설정하는 단계;진리표로부터 0을 포함하지 않는 경우와 0을 포함하는 경우에 대한 부울(Boolean) 논리 표현식으로부터 주요 임플리컨트(Prime Implicant; PI)를 도출하는 단계;T-CMOS 전환 테이블(switching table)을 사용하여 각 부울 논리 표현식을 T-CMOS로 구성되는 회로로 변환하는 단계; 및0을 포함하지 않는 경우와 0을 포함하는 경우에 따라 변환된 회로들 중 트랜지스터의 개수가 가장 적은 경우의 회로를 최종 설계로 선택하는 단계;를 포함하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항에 있어서, 상기 주요 임플리컨트를 도출하는 단계는,단항연산자 중 STI(Standard Ternary Inverter), NTI(Negative Ternary Inverter) 및 PTI(Positive Ternary Inverter) 중 적어도 하나를 이용하여 주요 임플리컨트를 도출하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제2항에 있어서, 상기 주요 임플리컨트를 도출하는 단계는,단항연산자 중 ICI(Increment Cycling Inverter) 및 DCI(Decrement Cycling Inverter) 중 적어도 하나를 추가로 이용하여 주요 임플리컨트를 도출하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항에 있어서, 상기 주요 임플리컨트를 도출하는 단계는,PUN(풀업 네트워크) 및 PDN(풀다운 네트워크)을 기반으로 부울 표현식을 도출하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항에 있어서, 0을 포함하지 않는 경우와 0을 포함하는 경우에 따라 변환된 회로들의 트랜지스터의 개수가 동일한 경우, 0을 포함하지 않는 경우에 따라 변환된 회로를 최종 설계로 선택하는 단계;를 더 포함하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항에 있어서, T-CMOS는 (-1, 0, 1) 또는 (0, 1, 2)의 3가지 논리 입력값을 가지며, 각각 0, 0.5VDD, VDD의 전압 값과 대응하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항에 있어서, 68개의 T-CMOS를 사용하여 3진 전 가산기(Ternary full adder; T-FA)를 설계하는, T-CMOS 기반의 3진 논리회로 설계 방법.

제1항 내지 제7항 중 어느 하나의 항에 따른 상기 T-CMOS 기반의 3진 논리회로 설계 방법을 수행하기 위한 컴퓨터 프로그램이 기록된 컴퓨터로 판독 가능한 저장 매체.

입력된 3진 함수의 특성에 따른 진리표를 설정하는 진리표 설정부;진리표로부터 0을 포함하지 않는 경우와 0을 포함하는 경우에 대한 부울(Boolean) 논리 표현식으로부터 주요 임플리컨트(Prime Implicant; PI)를 도출하는 PI 도출부;T-CMOS 전환 테이블(switching table)을 사용하여 각 부울 논리 표현식을 T-CMOS로 구성되는 회로로 변환하는 회로 변환부; 및0을 포함하지 않는 경우와 0을 포함하는 경우에 따라 변환된 회로들 중 트랜지스터의 개수가 가장 적은 경우의 회로를 최종 설계로 선택하는 회로 선택부;를 포함하는, T-CMOS 기반의 3진 논리회로 설계 장치.

제9항에 있어서, 상기 PI 도출부는,주요 임플리컨트를 도출하기 위해, 단항연산자 중 STI(Standard Ternary Inverter), NTI(Negative Ternary Inverter) 및 PTI(Positive Ternary Inverter) 중 적어도 하나를 이용하는, T-CMOS 기반의 3진 논리회로 설계 장치.

제9항에 있어서, 상기 PI 도출부는,주요 임플리컨트를 도출하기 위해, PUN(풀업 네트워크) 및 PDN(풀다운 네트워크)을 이용하는, T-CMOS 기반의 3진 논리회로 설계 장치.

제9항에 있어서, 상기 회로 선택부는,0을 포함하지 않는 경우와 0을 포함하는 경우에 따라 변환된 회로들의 트랜지스터의 개수가 동일한 경우, 0을 포함하지 않는 경우에 따라 변환된 회로를 최종 설계로 선택하는, T-CMOS 기반의 3진 논리회로 설계 장치.

제9항에 있어서, T-CMOS는 (-1, 0, 1) 또는 (0, 1, 2)의 3가지 논리 입력값을 가지며, 각각 0, 0.5VDD, VDD의 전압 값과 대응하는, T-CMOS 기반의 3진 논리회로 설계 장치.

제9항에 있어서, 68개의 T-CMOS를 사용하여 3진 전 가산기(Ternary full adder; T-FA)를 설계하는, T-CMOS 기반의 3진 논리회로 설계 장치.