산화물 반도체를 열처리하여 실리콘 반도체를 제조하는 방법에 있어서,터널링 산화막(Tunneling Oxide, TO)으로 형성되는 제1 산화막, 차단 산화막(Blocking Oxide, BO)으로 형성되는 제2 산화막, 및 상기 제1 산화막과 상기 제2 산화막 사이에 위치하고 코발트 실리콘 혼성 산화막(Cobalt and Silicon Hybrid Nanostructure, CSHN)으로 형성된 전하 트랩층(Charge Trap Layer, CTL)을 포함하는 산화물 반도체를 증착하는 단계; 및상기 증착된 산화물 반도체를 630℃내지 830℃의 범위에서 어닐링하되, 상기 증착된 산화물 반도체의 어닐링 온도 범위를 조절하는 것에 의해, 상기 CSHN 내의 CoO와 Co3O4의 양을 조절하여 상기 실리콘 반도체의 트랩 전하를 선택하고, 금속 코발트 상의 생성량을 조절하는 단계를 포함하는 실리콘 반도체 제조 방법.

제1항에 있어서,상기 어닐링된 산화물 반도체는 -2V ~ 2V의 스윕 범위(sweep range)에서 1.2V 이상의 메모리 창 너비(Memory Window Width, MWW)를 갖는 실리콘 반도체 제조 방법.

제1항에 있어서,상기 어닐링된 산화물 반도체는 -3V ~ 3V의 스윕 범위(sweep range)에서 1.6V 이상의 메모리 창 너비(Memory Window Width, MWW)를 갖는 실리콘 반도체 제조 방법.

제1항에 있어서,상기 증착된 산화물 반도체를 어닐링하는 단계에서는,상기 증착된 산화물 반도체를 630℃또는 730℃에서 어닐링하여 상기 CSHN 내의 CoO의 양이 Co3O4의 양보다 많게 조절함으로써, 상기 실리콘 반도체의 트랩 전하가 정공이 되도록 하거나,상기 증착된 산화물 반도체를 830℃에서 어닐링하여 상기 CSHN 내의 Co3O4의 양이 CoO의 양보다 많게 조절함으로써, 상기 실리콘 반도체의 트랩 전하가 전자가 되도록 하는 실리콘 반도체 제조 방법.

제1항에 있어서,상기 제1 산화막은 27nm이고, 상기 제2 산화막은 1020nm이며,상기 전하 트랩층은 4~12nm인 실리콘 반도체 제조 방법.

제1항 내지 제5항 중 어느 한 항에 기재된 실리콘 반도체 제조 방법에 의해 제조된 실리콘 반도체.

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