하나의 셀에 차지 트랩 기반 이종의 메모리를 집적한 소자 및 그 제조 방법
Charge trap flash-based heterogeneous memory device integrated into one cell and fabrication method thereof
특허 요약
본 발명은, 하나의 셀에 차지 트랩 기반 이종의 메모리를 집적한 소자에 있어서, 기판; 상기 기판 위에 형성되고 제1 게이트를 구비한 제1 메모리; 및 상기 기판 위에 형성되고 제2 게이트를 구비하되, 상기 제1 게이트와 이종의 특성을 갖는 제2 메모리;를 포함하고, 상기 제1 메모리와 상기 제2 메모리는 서로 다른 높이에 배치되는 것을 일 특징으로 한다.
청구항
번호청구항
1

삭제

2

삭제

3

삭제

4

삭제

5

하나의 셀에 차지 트랩 기반 이종의 메모리를 집적한 소자에 있어서,기판;상기 기판 위에 형성되고 제1 게이트를 구비한 제1 메모리; 및상기 기판 위에 형성되고 제2 게이트를 구비하되, 상기 제1 게이트와 이종의 특성을 갖는 제2 메모리;를 포함하고,상기 제1 메모리와 상기 제2 메모리는 서로 다른 높이에 배치되며;상기 기판 상에 형성되는 드레인 전극 및 소스 전극; 및상기 제1 게이트가 추론 동작을 수행하고, 상기 제2 게이트가 학습 동작을 수행하도록 상기 기판, 상기 드레인 전극, 상기 소스 전극, 상기 제1 게이트, 및 상기 제2 게이트에 인가되는 전압을 조절하는 제어부;를 더 포함하는 것인, 소자.

6

제5항에 있어서,상기 제어부는, 상기 제2 게이트에 양 또는 음의 전압을 인가하고, 상기 기판, 상기 드레인 전극, 상기 소스 전극, 및 상기 제1 게이트를 접지시키는 동작을 수행하는 것인, 소자.

7

제5항에 있어서,상기 제어부는,상기 기판에 양의 전압을 인가하고, 상기 드레인 전극, 상기 소스 전극, 상기제1 게이트, 및 상기 제2 게이트를 접지시켜, 제1 전하 트랩층 또는 제2 전하 트랩층에 트랩된 전자들을 기판으로 이동시키는 동작을 수행하는 것인, 소자.

8

제6항에 있어서,상기 제어부는,상기 제2 게이트에 P/E(program/erase) 전압 사이의 전압을 인가하고, 상기 제1 게이트에 채널 형성을 가능하게 하는 전압을 인가하고, 상기 드레인 전극에 양의 전압을 인가하고, 상기 기판 및 상기 소스 전극을 접지시키는 동작을 수행하는 것인, 소자.

9

하나의 셀에 차지 트랩 기반 이종의 메모리를 집적한 소자를 제조하는 방법에 있어서,기판 상에 비휘발성 특성을 갖는 제1 메모리를 증착하는 단계;상기 기판을 패터닝하는 단계;상기 기판의 패터닝된 부분에 휘발성 특성을 제2 메모리를 증착하는 단계; 및상기 기판 상에 소스 전극과 드레인 전극을 형성하는 단계;를 포함하는 것인, 방법.

10

제9항에 있어서,상기 제1 메모리를 증착하는 단계는,산화막(oxide), 질화막(nitride), 산화막, 및 도핑된 폴리실리콘막(doped poly-si) 순으로 증착하여 제1 게이트 스택을 형성하는 단계;더미(dummy) 산화막을 상기 도핑된 폴리실리콘막 위에 증착하는 단계;상기 제1 게이트 스택를 패터닝하는 단계; 및스페이서(sidewall spacer) 형성을 위한 산화막을 증착하고, etch-back 공정으로 스페이서를 형성하는 단계;를 포함하는 것인, 방법.

11

제9항에 있어서,상기 제2 메모리를 증착하는 단계는,질화막, 산화막, 및 도핑된 폴리실리콘막 순으로 증착하여 제2 게이트 스택을 형성하는 단계;상기 제2 게이트 스택을 패터닝하는 단계; 및상기 제2 게이트 스택을 시간 식각하여 상기 기판의 패터닝된 부분에 스페이서 형태의 게이트를 형성하는 단계; 를 포함하는 것인 방법.

도면대표도면