웨이퍼 상에 제1 패럴린 C(Parylene-C)를 포함하는 기판층을 형성하는 단계;상기 기판층 상에 전극층을 형성하는 단계;상기 전극층 상에 PBTTT를 포함하는 채널층을 형성하는 단계; 및상기 기판층, 상기 전극층 및 상기 채널층 상에 패시베이션층을 형성하는 단계를 포함하되,상기 전극층을 형성하는 단계는,게이트(Gate)를 형성하는 단계와,상기 게이트 일측에 게이트 유전체(Gate Dielectric)를 형성하는 단계와,상기 게이트 유전체의 일측에 소스(Source) 및 드레인(Drain)을 형성하는 단계를 포함하고,상기 기판층은, 상기 제1 패럴린 C를 포함하고,상기 게이트 유전체는, 제2 패럴린 C를 포함하고,상기 게이트 유전체를 형성하는 단계는, 상기 제2 패럴린 C를 상기 게이트의 복수의 면에 코팅하는 단계를 포함하고, 상기 게이트는, 상기 제1 패럴린 C와, 상기 제2 패럴린 C에 의해 둘러싸이는 형태로 형성되고,상기 제2 패럴린 C의 두께 범위는, 250nm 이상 300nm 이하를 포함하는유기박막 트랜지스터의 제조 방법.

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제1 항에 있어서,상기 패시베이션층을 형성하는 단계는,상기 기판층, 상기 전극층 및 상기 채널층 상에 SU-8을 코팅(coating)하고 패터닝(patterning)하는 단계를 포함하는 유기박막 트랜지스터의 제조 방법.

제1 항에 있어서,상기 웨이퍼 상에 형성된 상기 기판층을 엣칭(etching)하여 상기 웨이퍼를 분리하는 단계를 더 포함하는유기박막 트랜지스터의 제조 방법.

제1 패럴린 C를 포함하는 기판층; 상기 기판층 상에 형성된 전극층;상기 전극층 상에 형성되며, PBTTT를 포함하는 채널층; 및상기 채널층 상에 형성되며, SU-8을 포함하는 패시베이션층을 포함하되,상기 전극층은, 게이트, 게이트 유전체, 소스 및 드레인을 포함하고,상기 기판층은, 상기 제1 패럴린 C를 포함하고,상기 게이트 유전체는, 제2 패럴린 C를 포함하고,상기 게이트 유전체는, 상기 제2 패럴린 C를 상기 게이트의 복수의 면에 코팅함으로써 형성되고,상기 게이트는, 상기 제1 패럴린 C와, 상기 제2 패럴린 C에 의해 둘러싸이는 형태로 형성되고,상기 제2 패럴린 C의 두께 범위는, 250nm 이상 300nm 이하를 포함하는 유기박막 트랜지스터.

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