반도체 기판에 pn 접합으로 고립된 제 1 도전형 웰에 채널 영역을 사이에 두고 상기 제 1 도전형과 반대인 제 2 도전형으로 형성된 소스와 드레인; 및상기 채널 영역 상에 채널의 길이 방향으로 분리 절연막을 사이에 두고 일렬로 배치된 단기 기억 게이트와 장기 기억 게이트로 각각 형성된 단기 저장 수단을 구비한 단기 기억 소자와 장기 저장 수단을 구비한 장기 기억 소자를 포함하고,상기 단기 기억 소자와 상기 장기 기억 소자의 결합으로 하나의 셀을 구성하는 것을 특징으로 하는 메모리 셀.

제 1 항에 있어서,상기 장기 기억 게이트는 상기 단기 기억 게이트의 일 측벽에 측벽 게이트로 형성된 것을 특징으로 하는 메모리 셀.

제 1 항 또는 제 2 항에 있어서,상기 단기 기억 소자와 상기 장기 기억 소자는 charge-trap flash(CTF) 기반 소자이되,상기 장기 기억 소자의 게이트 절연막은 상기 채널 영역으로부터 터널링 산화막/전하 트랩층/블로킹 산화막 구조를 갖고,상기 단기 기억 소자의 게이트 절연막은 상기 채널 영역으로부터 전하 트랩층/블로킹 산화막 구조 또는 상기 장기 기억 소자의 터널링 산화막보다 얇은 터널링 산화막/전하 트랩층/블로킹 산화막 구조를 갖는 것을 특징으로 하는 메모리 셀.

제 3 항에 있어서,상기 반도체 기판에는 상기 제 1 도전형 웰을 상기 pn 접합으로 고립시키기 위해 상기 제 1 도전형 웰을 둘러싸며 상기 제 2 도전형으로 딥 웰이 더 형성되고,상기 제 1 도전형 웰의 일측에는 상기 제 1 도전형 웰과 전기적으로 연결되기 위한 웰 컨택 영역이 상기 제 1 도전형으로 상기 웰보다 고농도로 더 형성되고,상기 딥 웰의 일측에는 상기 딥 웰과 전기적으로 연결되기 위한 딥 웰 컨택 영역이 상기 제 2 도전형으로 상기 딥 웰보다 고농도로 더 형성된 것을 특징으로 하는 메모리 셀.

제 4 항의 메모리 셀이 여러 개로 행렬 m x n로 배치된 어레이에 있어서,상기 제 1 도전형 웰은 상기 반도체 기판에 행 방향으로 일정 길이를 가지며 열 방향으로 행의 개수(m) 만큼 여러 개로 상기 딥 웰로 구분되어 형성되고,각 행으로 배치된 n개의 메모리 셀들은 같은 제 1 도전형 웰에 형성되되 드레인과 소스 중 하나를 교대로 공유하도록 상기 행 방향을 따라 형성된 것을 특징으로 하는 메모리 셀 어레이.

제 5 항에 있어서,상기 행렬 m x n로 배치된 메모리 셀들을 선택하기 위해 상기 행 방향으로 배치된 복수의 비트 라인들, 소스 라인들, 웰 컨택 라인들 및 상기 열 방향으로 배치된 복수의 워드 라인들로 어레이 라인들을 포함하여 구성되되,상기 비트 라인들은 각각 상기 각 행으로 배치된 n개의 메모리 셀들의 각 드레인과 연결되고,상기 소스 라인들은 각각 상기 각 행으로 배치된 n개의 메모리 셀들의 각 소스와 연결되고,상기 웰 컨택 라인들은 각각 상기 각 행으로 배치된 n개의 메모리 셀들의 제 1 도전형 웰의 웰 컨택 영역과 연결되고,상기 워드 라인들은 상기 열 방향으로 각 열로 배치된 m개의 메모리 셀들의 각 단기 기억 게이트와 연결된 단기 기억 워드 라인들과 각 장기 기억 게이트와 연결된 장기 기억 워드 라인들로 구성된 것을 특징으로 하는 메모리 셀 어레이.

제 6 항의 메모리 셀 어레이로 메모리 동작을 하는 방법에 있어서,상기 단기 기억 워드 라인들 중 쓰기로 선택된 셀이 연결된 라인에는 VSTM_PGM, 상기 소스 라인들 중 상기 쓰기로 선택된 셀이 연결되지 않은 라인들에는 VSL_PASS를 각각 인가하고, 상기 어레이 라인들 중 나머지 라인들은 접지(GND)로 하여 상기 쓰기로 선택된 셀의 단기 기억 소자를 프로그램하고,상기 단기 기억 워드 라인들 중 읽기로 선택된 셀이 연결된 라인에는 VSTM_READ, 상기 장기 기억 워드 라인들 중 상기 읽기로 선택된 셀이 연결된 라인에는 VLTM_PASS, 상기 비트 라인들 중 상기 읽기로 선택된 셀이 연결된 라인에는 VBL_READ를 각각 인가하고, 상기 어레이 라인들 중 나머지 라인들은 접지(GND)로 하여 상기 읽기로 선택된 셀의 단기 기억 소자를 읽기하고,상기 단기 기억 워드 라인들 중 상기 쓰기로 선택된 셀이 연결된 라인에는 VSTM_PASS, 상기 장기 기억 워드 라인들 중 상기 쓰기로 선택된 셀이 연결된 라인에는 VLTM_PGM, 상기 비트 라인들 중 상기 쓰기로 선택된 셀이 연결된 라인에는 VBL_PGM을 각각 인가하고, 상기 어레이 라인들 중 나머지 라인들은 접지(GND)로 하여 상기 쓰기로 선택된 셀의 장기 기억 소자를 프로그램하고,상기 단기 기억 워드 라인들 중 상기 읽기로 선택된 셀이 연결된 라인에는 VSTM_RASS, 상기 장기 기억 워드 라인들 중 상기 읽기로 선택된 셀이 연결된 라인에는 VLTM_READ, 상기 비트 라인들 중 상기 읽기로 선택된 셀이 연결된 라인에는 VBL_READ를 각각 인가하고, 상기 어레이 라인들 중 나머지 라인들은 접지(GND)로 하여 상기 읽기로 선택된 셀의 장기 기억 소자를 읽기하는 것을 특징으로 하는 동작방법.

제 6 항의 메모리 셀 어레이로 시냅스 동작을 하는 방법에 있어서,상기 단기 기억 워드 라인들 중 시냅스 소자로 선택된 셀이 연결된 라인에는 VSTM_READ, 상기 장기 기억 워드 라인들 중 상기 시냅스 소자로 선택된 셀이 연결된 라인에는 VLTM_PGM, 상기 비트 라인들 중 상기 시냅스 소자로 선택된 셀이 연결된 라인에는 VBL_PGM을 각각 인가하고, 상기 어레이 라인들 중 나머지 라인들은 접지(GND)로 하여 상기 시냅스 소자로 선택된 셀의 단기 기억 소자에 저장된 데이터를 장기 기억 소자로 이동하는 것을 특징으로 하는 동작방법.

제 6 항의 메모리 셀 어레이를 이용한 뉴로모픽 시스템 구현 어레이에 있어서,상기 비트 라인들은 이웃한 2개를 한 쌍으로 하여 각 뉴런 회로를 거쳐 비트 라인 디코더에 연결되고,상기 한 쌍 중 하나의 비트 라인에 연결된 셀들은 양의 synaptic weight를 구현하고, 다른 하나의 비트 라인에 연결된 셀들은 음의 synaptic weight를 구현하도록 구비된 것을 특징으로 하는 뉴로모픽 시스템 구현 어레이.

제 5 항의 메모리 어레이를 제조하는 방법에 있어서,각 행마다 제 1 도전형의 반도체 기판에 상기 제 1 도전형과 반대인 제 2 도전형으로 딥 웰을 형성하여, pn 접합으로 삼중 웰을 형성하는 제 1 단계;상기 반도체 기판 상에 단기 기억 소자의 게이트 절연막 형성을 위한 전하 트랩층과 블로킹 산화막을 순차 적층하는 제 2 단계;상기 단기 기억 소자의 블로킹 산화막 상에 게이트 물질을 증착하고 식각하여 단기 기억 소자 형성 영역들에 전하 트랩층/블로킹 산화막을 게이트 절연막으로 하는 단기 기억 게이트들을 형성하는 제 3 단계;상기 단기 기억 게이트들을 포함한 상기 반도체 기판 상에 장기 기억 소자의 게이트 절연막 형성을 위한 터널링 산화막, 전하 트랩층과 블로킹 산화막을 순차 적층하는 제 4 단계;상기 장기 기억 소자의 블로킹 산화막 상에 게이트 물질을 증착하고 식각하여 터널링 산화막/전하 트랩층/블로킹 산화막으로 둘러싼 상기 단기 기억 게이트들의 측벽에 측벽 스페이서들을 형성하는 제 5 단계;상기 측벽 스페이서들을 포함한 상기 반도체 기판 상에 감광막을 도포하고 식각하여 상기 측벽 스페이서들 중 마주보는 것들을 각 행을 따라 가며 교대로 남기고 제거하여 장기 기억 게이트들을 형성하는 제 6 단계;제 1 감광막 마스크 형성 후 이온주입 공정으로 상기 삼중 웰 중 최상의 제 1 도전형의 웰에 각 셀의 소스, 드레인을, 상기 딥 웰의 각 일측에 딥 웰 컨택 영역을 각각 상기 제 2 도전형으로 상기 딥 웰보다 고농도로 형성하는 제 7 단계;제 2 감광막 마스크 형성 후 다시 이온주입 공정으로 상기 제 1 도전형 웰의 일측에 웰 컨택 영역을 상기 제 1 도전형으로 상기 웰보다 고농도로 형성하는 제 8 단계;상기 제 2 감광막 마스크 제거로 드러난 상기 터널링 산화막/전하 트랩층/블로킹 산화막을 제거하여 셀들 간에 장기 기억 소자의 게이트 절연막을 분리하는 제 9 단계; 및층간 절연막을 증착한 후 상기 메모리 어레이의 설계에 맞게 컨택 플러그들을 통해 금속 라인들을 연결하는 Back end of line 공정을 진행하는 제 10 단계를 포함하는 것을 특징으로 하는 메모리 어레이의 제조방법.