메모리 어레이로부터 하나 이상의 MAC bit line(MBL)으로 입력받는 Multi-MBL Input Stage;상기 Multi-MBL Input Stage의 출력을 입력받는 Successive Integration 0026# Rescaling(SIR) Stage; 및 상기 SIR Stage의 출력을 입력받는 Analog-to-Digital Converter(ADC)를 포함하여 구성하되,상기 Multi-MBL Input Stage는 상기 메모리 어레이에서 상기 MBL로 전압을 입력 받는 경우의 등가회로에서 상기 MBL의 각 라인(비트)마다 입력 커패시턴스가 동일하게 되도록 구비한 것을 특징으로 하는 뉴런 회로 구조.

메모리 어레이로부터 하나 이상의 MAC bit line(MBL)으로 입력받는 Multi-MBL Input Stage;상기 Multi-MBL Input Stage의 출력을 입력받는 Successive Integration 0026# Rescaling(SIR) Stage; 및 상기 SIR Stage의 출력을 입력받는 Analog-to-Digital Converter(ADC)를 포함하여 구성하되,상기 Multi-MBL Input Stage는 Balancing Units, Type-I SC(switched-capacitor), Type-II SC 및 Residue Unit을 포함하여 구성되고,상기 Balancing Units는 상기 MBL의 최상위 비트(MSB)를 제외한 각 라인에 접지(GND) 사이로 구비된 복수의 커패시터로 구성되고, 상기 Type-I SC는 상기 MBL의 최상위 비트(MSB)를 제외한 각 라인과 출력 노드 사이에 구비하여 스위치 제어 신호와 반전 신호에 의하여 연결되는 노드가 결정되도록 구성되고,상기 Type-II SC는 상기 MBL의 최상위 비트(MSB) 라인과 GND 사이에 구비하여 스위치 제어 신호와 반전 신호에 의하여 GND와 연결여부가 결정되도록 구성되고,상기 Residue Unit는 상기 출력 노드와 GND 사이에 구비하여 스위치 제어 신호와 반전 신호에 의하여 각각 VDD 및 상기 출력 노드와 연결되는 커패시터로 구성된 것을 특징으로 하는 뉴런 회로 구조.

제 2 항에 있어서,상기 Type-I SC 및 상기 Type-II SC의 각 커패시턴스는 각 SC가 연결된 MBL의 비트 순서에 따라 결정된 것을 특징으로 하는 뉴런 회로 구조.

제 3 항에 있어서,상기 각 커패시턴스는 상기 MBL의 비트 순서가 1씩 증가할수록 2배씩 커지게 한 것을 특징으로 하는 뉴런 회로 구조.

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제 4 항에 있어서,상기 Multi-MBL Input Stage는 받은 입력의 전처리를 수행하는 경우의 등가회로에서 출력 노드의 출력 커패시턴스가 상기 입력 커패시턴스와 동일하게 되도록 구비한 것을 특징으로 하는 뉴런 회로 구조.

제 6 항에 있어서,상기 입력 커패시턴스는 상기 Balancing Units과 이에 전기적으로 연결된 SC 회로의 커패시턴스 합으로 결정되고,상기 출력 커패시턴스는 상기 출력 노드에 연결된 상기 Type-I SC, 상기 Type-II SC 및 상기 Residue Unit의 커패시턴스 합으로 결정된 것을 특징으로 하는 뉴런 회로 구조.

Multi-MBL Input Stage를 위해 메모리 어레이에 연결된 N-bit MBL;상기 N-bit MBL 중 최상위 비트(MSB)를 제외한 라인 각각에 GND와 연결되어 RST 제어신호로 동작되는 NMOS와 Balancing 커패시터, 스위치 제어 신호()로 상기 Balancing 커패시터와 VDD 사이에. 스위치 반전 신호( bar)로 GND와 출력 노드 사이에 전기적으로 연결되도록 구비된 Type-I SC;상기 N-bit MBL 중 최상위 비트(MSB) 라인에 GND와 연결되어 상기 RST 제어신호로 동작되는 NMOS, 상기 스위치 제어 신호()로 NMOS와 GND 사이에, 상기 스위치 반전 신호( bar)로 GND와 출력 노드 사이에 전기적으로 연결되도록 구비된 Type-II SC;상기 출력 노드와 GND 사이에 구비되어 RESCALE 반전 신호( bar)로 동작되는 NMOS;상기 스위치 반전 신호( bar)로 상기 출력 노드와 GND 사이에, 상기 스위치 제어 신호()로 VDD와 GND 사이에 전기적으로 연결되도록 구비된 Residue Unit의 커패시터;상기 Multi-MBL Input Stage의 상기 출력 노드와 RESCALE 신호()로 연결되는 SIR Stage의 노드에 상기 RST 제어신호로 동작되는 NMOS와 GND에 병렬 연결된 SIR Stage용 커패시터;상기 SIR Stage의 노드와 ADC 입력 노드 사이에서 ACT 신호()로 ADC를 연결시키는 스위치;상기 ADC 입력 노드와 VDD 사이에 직렬 연결된 VB 신호로 동작되는 PMOS와 클럭 반전 신호( bar)로 동작되는 PMOS;상기 ADC 입력 노드와 GND 사이에 상기 RST 제어신호로 동작되는 NMOS;상기 ADC 입력 노드가 비반전단자(+)와 연결되고 VREF가 반전단자(-)와 연결된 Comparator; 및상기 Comparator의 출력단이 입력단으로 연결되고, RST 반전신호 및 클럭신호()가 입력되어, 출력단에 뉴런 회로의 출력 값을 내보내는 카운터를 포함하여 구성된 것을 특징으로 하는 뉴런 회로 구조.

제 8 항의 뉴런 회로 구조를 복수 개의 레이어로 구성된 심층 신경망.

제 8 항의 뉴런 회로 구조를 동작하는 방법에 있어서,Initialization 단계, LSB input 단계, SIR operation 단계 및 ADC phase 단계를 포함하여 구성되고,상기 Initialization 단계는 상기 RST 제어신호()가 high가 되어 뉴런 회로 각 라인 노드의 전압 초기화를 수행하는 것이고,상기 SIR operation 단계는 상기 스위치 제어 신호()와 상기 RESCALE 신호()가 순차적으로 입력되어 수행되고,상기 ADC phase 단계는 상기 SIR Operation 단계 이후에 상기 ACT 신호()가 HIGH가 될 때 동작이 수행되는 것을 특징으로 하는 뉴런 회로 구조의 동작 방법.